专利名称：开关电路的制作方法
技术领域：
本发明涉及一种高频开关电路，并且将要实现具有高输入功率特 性的开关电路。
背景技术：
由于近年来移动通信设备已经变得越来越精细，已经要求小型化 高频半导体器件，以在终端单元中使用并且改善它们的性能。特别地， 已经要求切换天线的高频开关电路同时具有更低的插入损失，更低的 失真，以及更高的输入功率。
此外，能够处理多频率的移动通信设备经常使用能够进行"l至n" 选择的开关(在下文中称为"SPnT开关")作为切换天线的开关。典 型地，将在GaAs衬底上形成的结型场效应晶体管(在下文中称为 "J-FET")用于此种切换天线的开关。
SPnT开关具有单个或者数个被连接的场效应晶体管(在下文中称 为"FET")作为多个输出端子(或者输入端子)和单个输入端子(或 者输出端子)之间的开关元件，并且通过将控制信号输入至FET的控 制电极(栅电极)来连接给定的输入和输出端子。
在使用FET的此种开关元件中，由于栅极电容等等延迟了控制信 号的响应时间。因此，日本未审的实用新型申请公开No.4-89623公布 了以下技术，该技术通过在MOSFET的栅电极和脉冲发生器100 (参 见图12)之间并联连接双向二极管200，减少金属氧化物半导体场效 应晶体管(在下文中称为"MOSFET")的导通/截止状态之间的切换 时间。
发明内容
但是，当用作高频的开关电路时，通过连接J-FET的栅电极和控 制端子之间的电阻器，位于用于截止状态路径上的J-FET必须确定地 变为截止状态。同时，为了增加速度，如果以类似于日本未审的实用 新型申请公开No.4-89623中所示的MOSFET的方式，将双向二极管直 接连接至高频电路中使用的开关电路的J-FET的栅电极，则当将高频 信号(RF信号)输入到电路时，二极管重复地导通和截止。因此，已 经存在开关电路的失真特性被恶化的问题。
本发明的实施例的第一示例性方面是开关电路，其包括晶体管， 该晶体管被串联连接在输入和输出端子之间；控制端子，该控制端子 接收信号以控制晶体管的导电状态；第一电阻器，该第一电阻器被连 接在控制端子和晶体管的控制电极之间；以及二极管和第二电阻器的 串联电路，该串联电路在控制端子和晶体管的控制电极之间与第一电 阻器并联连接。在以上述方式构造的开关电路中，通过第二电阻器可 以减少输入信号的失真。
在没有恶化失真特性的情况下，有可能为输入功率提供具有优秀 特性的高频开关。
结合附图，根据某些示例性实施例的以下说明，上述和其它的示
例性方面、优点和特征将变得更明显，其中
图1是示出根据本发明的示例性实施例的开关电路10的电路图2是示出相对于控制信号，栅极电势Vg中的变化方面；
图3示出当增加输入至输入端子1的RF信号的功率时，根据本发
明的示例性实施例的开关电路的谐波特性；
图4示出当增加输入至输入端子1的RF信号的功率时，根据本发
明的示例性实施例的开关电路的谐波特性；图5是示出根据本发明的另一示例性实施例的开关电路20的电路
图6示出相对于控制信号的栅极电势Vg中的变化方面； 图7是示出根据本发明的修改示例的开关电路的电路图； 图8示出相对于控制信号的栅极电势Vg中的变化方面；
图9是示出根据本发明的另一示例性实施例的开关电路80的电路
图10是示出根据本发明的另一示例性实施例的开关电路90的电
路图11是示出根据本发明的另一修改示例的开关电路的电路图；以
及
图12示出使用MOSFET的幵关电路。
具体实施例方式
在下文中，参考附图对本发明进行详细解释。
图1是示出根据本发明的示例性实施例的开关电路io的电路图。 如图1中所示，根据示例性实施例的用于高频的开关电路IO包括输入 /输出端子1 (在下文中，其被解释为主要用作输入端子以区别输入/输 出端子2)、多个输入/输出端子2到2n (在下文中，起被解释为主要 用作输出端子以区别输入/输出端子1)、多个开关元件3到3n，以及 多个控制端子4到4n。 g卩，根据示例性实施例的开关电路IO是SPnT 幵关。例如，开关电路IO是为单天线进行"l-至-n"连接的开关电路。
注意图1中所示的开关电路IO是用于在诸如千兆赫(Ghz)量级 上的频带在高频频带中输入和输出信号的开关电路。因此，将在GaAs 衬底上形成的J-FET用作晶体管，其中，该晶体管用作开关。开关元 件3到3n中的每一个具有多个单元开关元件(3-1到3-3和3n-l到 3n-3)。在输入端子l和输出端子2到2n之间串联连接所述多个单元开关元件(3-1 -到3-3和3n-l到3n-3)。将会在后面描述每个单元开 关元件的详细构造。
此外，为了简化附图，尽管为图1中的单输入端子1仅显示了两 个输出端子2和2n,但是根据示例性实施例的开关电路10是如上所述 的SPnT开关。因此，也能够在输出端子2和2n之间具有多个输出端 子2k (k是给定的自然数)。此外，尽管在图1中示出了在输入端子1 以及输出端子2和2n之间连接的三个单元开关元件(3-l到3-3和3n-l 到3n-3)的示例，任意给定数目的单元开关元件，包括单个单元开关 元件，可以被连接在输入和输出端子之间。但是，当用作高频开关电 路时，为了改善频率特性，优选地使用多个J-FET的开关元件。
输入端子l是接收高频信号(RF信号)的端子。输入端子l被连 接至天线等等上，并且接收由天线接收的RF信号(当用作输出端子时， 其将输入至输入/输出端子2到2n中的给定一个的信号输出至天线)。 输出端子2和2n是将输入至输入端子1的信号输出至在后级中的电路 的输出端子(当用作输入端子时，其将输入至输入/输出端子2到2n中 的给定一个的信号输入至输入/输出端子1)。控制端子4到4n是输入 控制信号以将输入端子1连接至输出端子2和2n中给定的一个的端子。 基于输入至这些控制端子4到4n的信号，输入端子1连接到输出端子 2和2n中的给定的一个。开关元件3到3n是基于输入至控制端子4到 4n的控制信号来确定输入端子1以及输出端子2和2n之间的连接状态 的元件。
因为在示例性实施例中，用作开关元件3到3n的单元开关元件 (3-1到3-3和3n-l到3n-3)的结构彼此相同，所以只解释了用于单元 开关元件3-1的详细结构。省略了其他单元开关元件(3-2、 3-3、和3n-l 到3n-3)的构造的详细解释。
单元开关3-1包括第一电阻器31、 二极管32和33、第二电阻器
834、 J-FET 35以及偏压供给电阻器(bias supply resistor) 36。
在控制端子4和J-FET 35的控制电极(栅电极)之间串联连接第 一电阻器31。在控制端子4和J-FET 35的栅电极之间串联连接二极管 32和33。连接二极管32和33中的每一个以使得其阳极位于控制端子 4 一侧并且其阴极位于J-FET 35的栅电极一侧。在二极管32和33以 及J-FET 35的栅电极之间串联连接第二电阻器34。连接二极管32和 33和第二电阻器34与第一电阻器31并联连接。注意，可以使用任意 给定数目的二极管来作为二极管32和33，并且二极管的构造并不限于 图1中所示的二级的连接。
在输入端子1和输出端子2之间串联连接J-FET 35。在示例性实 施例中，因为开关元件3具有用作开关的三个J-FET串联连接的结构， 所以该开关元件3被构造为使得单元开关元件3-1的J-FET 35的源极 (漏极)被连接至单元开关元件3-2的J-FET 35-2的源极(漏极)。如 上所述，因为可以在输入和输出端子之间任意地选择单元开关元件的 数量，所以可以将J-FET 35的源极(漏极)直接连接至输出端子2。 将J-FET 35的栅电极连接至如上所述的控制端子4，并且由输入至控 制端子4的控制信号确定J-FET 35的导电状态。
偏压供给电阻器36是当输入和输出端子之间没有进行连接时，调 节输入和输出端子之间的阻抗的电阻元件。该偏压供给电阻器36与 J-FET 35并联，连接在J-FET 35的源极和漏极之间。
在下文中，解释根据本发明的示例性实施例的具有此种结构的开 关电路10的操作。注意，因为单元开关元件(3-l到3-3和3n-l到3n-3) 的操作也是彼此相同的，所以在下面的操作解释中只解释了用于单元 开关元件3-l的操作详情。
假定没有连接二极管32和33以及第二电阻器34，当控制端子4
9处的电势从低电平上升到高电平时，由流过第一电阻器31的电流和
J-FET 35的栅极电容来确定J-FET 35的栅极电势。
但是，在本发明的示例性实施例中，二极管32和33以及第二电 阻器34与第一电阻器31并联连接。因此，如果J-FET 35的栅极电势 是Vg，在二级连接中的二极管32和33中的每一个的阈值电压是VF， 第二电阻器34的电阻是R2，并且通过二极管32和33以及第二电阻器 34从控制端子4流到J-FET 35的栅电极的电流是Ig，则通过二极管32 和33以及第二电阻器34的电流路径，J-FET 35的栅极电势上升直到 满足下列不等式。
Vg > 2.VF+R2-Ig …(1)
在栅极电势Vg达到由上述不等式(1)所表达的电压之后，通过 流过第一电阻器31的电流，J-FET 35的栅极电势Vg上升。这样，通 过将通过二极管32和33以及第二电阻器34的电流路径提供作为用于 为本发明的示例性实施例中的J-FET 35的栅电极充电的路径，能够减 少J-FET35变为相应于控制端子4处的上升沿的导通状态所需的时间。 图2示出了相对于控制信号的栅极电势Vg中的变化方面。在图2中， 实线表示输入至控制端子4的控制信号中的变化，并且虚线表示本发 明的示例性实施例中的栅极电势Vg中的变化。此外，点线表示在没有 提供如本发明的示例性实施例中所示的通过二极管32和33以及第二 电阻器34的电流路径的情况下的栅极电势Vg中的变化。
此外，在示例性实施例中的二极管33和J-FET 35的栅电极之间 也设置了第二电阻器34。即使当具有大的电压振幅的RF信号被输入 至输入端子l时，该第二电阻器34可以减少输入信号的失真。如果将 双向二极管直接连接至如图12中所示的MOSFET的栅电极，与输入信 号相对应的具有大的振幅的电压被施加于J-FET35的栅极，该J-FET35 位于在SPnT开关中将变为截止状态的路径上(例如，在输入端子1和
10输出端子2之间的路径)。关于此振幅，如果输入信号的电压振幅是
VRF，并且至输出端子2的路径将变为截止状态，那么具有表示为 5/6 WRF的振幅的电压被施加到单元开关元件3-1的J-FET 35的栅电 极(假定在栅极和源极之间和在栅极和漏极之间的电容在所有的J-FET 中是相同的，因为开关元件3被构造为使得3个J-FET串联连接，所 以表示为5/6 VRF的电压振幅被施加到J-FET35的栅电极)。
当将具有这样的电压振幅的电压提供给二极管时，二极管重复地 导通和截止。结果是，由于将变为截止状态的路径上的输出端处的反 射等等，提供给输入端子1的输入信号的失真变得更大。因此，通过 在本发明的示例性实施例中的二极管32和33以及J-FET 35的栅电极 之间插入第二电阻器34来分割电压振幅。这样，即使当具有大的电压 振幅的信号被输入至输入端子1时，通过使用二极管32和33以及第 二电阻器34能够减少由该大的电压振幅所引起的对J-FET 35的栅电极 的影响。注意，通过基于将被输入信号的电压振幅的范围或类似参数 来确定将被连接的二极管的适当数量和第二电阻器的适当电阻值，可 以在适当地在输入端子1处调节被分割的电压值。利用此种结构，能 够改善根据本发明的示例性实施例的用于输入信号的失真特性。
也就是说，在J-FET35的栅电极以及引起失真的二极管32和33 之间提供第二电阻器34。如果在二极管32和33处引起的失真的电压 分量是VDi，第二电阻器34的电阻是R34，并且在截止状态下J-FET 35 的栅极和源极之间和栅极和漏极之间的每一个电容是Coff，则通过下 列等式表示由此电压分量VDi在J-FET35的栅电极处出现的电压VGn (其中，输入端子处的阻抗是50欧姆)。
<formula>formula see original document page 11</formula>从等式(2)中可以看出，在二极管32和33处引起并且在J-FET 35的栅电极处出现的失真的电压分量的影响伴随着电阻R34的增加变 大而减小。
如果在二极管32和33以及控制端子4之间连接该第二电阻器34， 则通过下列等式表达上述等式(2)，并且由在二极管处产生的失真的 电压分量的影响直接出现在J-FET的栅电极处。
1 +50
,=咖x——=TO/…(3) ~i~ + 50
图3和4示出了随着输入至输入端子1的RF信号的功率增加，根 据本发明的示例性实施例的开关电路10的谐波特性。图3示出了用于 输入信号的二次谐波的谐波特性(f0到2f0)。图4示出了用于输入信 号的三次谐波的谐波特性(f0到3f0)。在图3和图4中，为了进行比 较，点线表示与本发明的示例性实施例相对比，在没有插入第二电阻 器34的情况下连接双向二极管的示例。虚线表示如本发明的示例性实 施例中所示插入第二电阻器34的示例。如图3和4所示，根据本发明 的示例性实施例的开关电路IO可以减少开关电路中的失真，并因此不 会恶化功率效率。
如上所解释，本发明的示例性实施例能够提供用于谐波的开关电 路，该开关电路能够在没有恶化功率效率的情况下以高速度地跟随在 控制信号中的变化。
在前面的示例性实施例中，解释了开关电路，在该开关电路中将 提供给控制端子4的信号从低电平变为高电平。在下文中描述的示例 性实施例中，解释了根据本发明的另一示例性实施例的开关电路20，
12在该开关电路20中将提供给控制端子4的信号从高电平变为低电平。
图5是示出根据本发明的另一示例性实施例的开关电路20的电路图。 除了图1中所示的开关电路3中的结构之外的结构与前面的示例性实 施例的结构相同。因此，相同的符号被指定给相同的组件，并且省略 了对它们的解释。根据本发明的该示例性实施例的开关电路20与前面 的示例性实施例的不同在于开关元件23。具体地，单元开关元件23-l 到23-3和23n-l到23n-3中的每一个的结构与前面示例性实施例的不 同。因为示例性实施例中单元开关元件(23-l到23-3和23n"到23n-3) 的结构彼此相同，所以在下文中只解释了单元开关元件23-l的结构。
单元开关元件23-1包括第一电阻器231、 二极管232和233、第 二电阻器234、 J-FET 235以及偏压供给电阻器236。
在控制端子4和J-FET 235的控制电极(栅电极)之间串联连接 第一电阻器231。在控制端子4和J-FET 235的栅电极之间串联连接二 极管232和233。连接二极管232和233中的每一个以使得其阳极位于 J-FET 235的栅电极一侧并且其阴极位于控制端子4 一侧。在二极管232 和233以及J-FET 235的栅电极之间串联连接第二电阻器234。 二极管 232和233以及第二电阻器234与第一电阻器231并联连接，将控制端 子4连接至J-FET 235的栅电极。注意，可以将任意给定数量的二极管 用作二极管232和233，并且二极管的构造并不限于图5中所示的二级 的连接。
在输入端子1和输出端子2之间串联连接J-FET 235。在示例性实 施例中，开关元件23具有使得三个J-FET被串联连接的结构。因此， 其被构造为使得单元开关元件23-1的J-FET 235的源极(漏极)连接 至单元开关元件23-2的J-FET 235-2的源极(漏极)。如上所述，因为 可以在输入和输出端子之间任意选择单元开关元件的数量，所以可以 将J-FET 235的源极(漏极)直接连接至输出端子2。在以此种方式构造的示例性实施例中，当控制信号从高电平变为
低电平时，通过流过二极管232和233以及第二电阻器234的电流首 先放电栅电极的栅极电势Vg。在这点上，除了电流方向之外，本示例 性实施例与前面的示例性实施例相同。然后，当满足不等式Vg<2，VF 十R2'Ig时，通过第一电阻器231放电。
通过此种构造，即使当控制信号从高电平变为低电平(参见图6)， 也能够以高速度跟随控制信号中的变化。在图6中，与图2中所示的 示例的方式相类似，实线表示输入至控制端子4的控制信号中的变化。 虚线表示在示例性实施例中栅电势Vg中的变化。此外，点线表示在没 有提供根据本发明的示例性实施例的通过二极管232和233以及第二 电阻器234的电路路径的情况下，栅极电势Vg中的变化。注意，与前 面的示例性实施例相类似，通过在J-FET 235和二极管232和233之间 插入第二电阻器234，在没有增加开关电路中的失真的情况下，能够改 善功率效率。
图7是示出前面的示例性实施例的修改示例的电路图。通过组合 在前面的示例性实施例中所解释的开关电路10和20来形成该修改示 例。因此，相同的符号被指定给与前面示例性实施例中的组件相同的 组件，并且省略了它们的解释。通过形成如图7中所示的电路，不管 控制信号是从低电平变为高电平还是从高电平变为低电平，都能够使 J-FET的导电状态以高速度跟随变化。图8示出了相对于图7中所示的 开关电路中的控制信号中的变化，栅极电势中的变化。与图2和6相 类似，实线表示输入至控制端子4的控制信号中的变化。虚线表示示 例性实施例中栅极电势Vg中的变化。此外，点线表示在没有提供根据 本发明的示例性实施例的通过二极管和第二电阻器的电流路径的情况 下，栅极电势Vg中的变化。注意，与前面的示例性实施例相类似，通 过在J-FET 35 (235)和二极管之间插入第二电阻器34 (234)，可以 在没有增加开关电路中的失真的情况下，改善功率效率。
14[第三示例性实施例] 图9是示出根据本发明的另一示例性实施例的开关电路80的电路
图。开关电路80包括输入/输出端子81 (其在下文中被解释为输入端 子)、多个输入/输出端子82到82n (其在下文中被解释为输出端子)、 多个开关元件83到83n、多个控制端子84到84n以及开关元件控制部 分85。根据本发明的示例性实施例的开关电路80是SPnT开关，并且 是进行"l-至-n"连接的开关电路。
注意，图9中所示的开关元件83到83n是用于在诸如千兆赫(Ghz) 量级上的频带的高频频率带中输入和输出信号的开关元件。开关元件 83到83n中的每一个具有多个单元开关元件(83-1到83-3和83n-l到 83n-3)。在输入端子81和输出端子82到82n之间串联连接所述多个 单元开关元件(83-l到83n-3)。将随后解释单元开关元件的详细结构。
此外，为了简化附图，尽管为图9中的单个输入端子81只显示了 两个输出端子82和82n，还能够在输出端子82和82n之间具有多个输 出端子82k (k是给定的自然数)。此外，尽管在图9中示出了在输入 端子81与输出端子82和82n之间连接了三个单元开关元件(83-1到 83-3和83n-l到83n-3)的示例，任意给定数量的单元开关元件，包括 单个单元开关元件，可以被连接在输入和输出端子之间。
输入端子81是接收高频信号(RF信号)的端子。输入端子81被 连接至天线等等上，并且接收由天线接收的RF信号。输出端子82和 82n是将输入至输入端子81的信号输出至在后级中电路的输出端子。 控制端子84到84n是输入控制信号以将输入端子81连接至输出端子 82和82n中给定的一个的端子。基于输入至这些控制端子84到84n的 信号来将输入端子81连接到输出端子82和82n中的给定的一个。开 关元件83到83n是基于输入至控制端子84到84n的控制信号来确定 输入端子81以及输出端子82和82n之间的连接状态的元件。开关元
15件控制部分85是基于输入至控制端子84到84n的信号中的变化来控 制单元开关元件中所包括的J-FET的栅极电势的电路。
因为在示例性实施例中用作开关元件83到83n的单元开关元件 (83-1到83-3和83n-l到83n-3)的结构彼此相同，所以只解释了用于 单元开关元件83-1的详细结构并且省略了用于其它单元开关元件的构 造的详细解释。
单元开关83-1包括第二电阻器834 (834-1) 、 J-FET 835以及偏 压供给电阻器836。
在开关元件控制部分85和J-FET 835的控制电极(栅电极)之间 串联连接第二电阻器834。在输入端子81和输出端子82之间串联连接 J-FET 835。示例性实施例中的开关元件83具有使得3个J-FET被串联 连接的构造。因此，其被构造为使得单元开关元件83-1的J-FET 835 的源极(漏极)连接至单元开关元件83-2的J-FET 835-2的源极(漏极)。 如上所述，因为可以在输入和输出端子之间任意选择单元开关元件的 数量，所以可以将J-FET 835的源极(漏极)直接连接至输出端子82。
偏压供给电阻836是当输入和输出端子之间没有进行连接时，用 于调节输入和输出端子之间的阻抗的电阻元件。该偏压供给电阻器836 与J-FET 835并联，连接在J-FET 835的源极和漏极之间。
开关元件控制部分85是基于输入至控制端子84的控制信号来控 制单元开关元件83-1到83-3和83n-l到83n-3中每一个的J-FET的栅 极电势的电路。开关元件控制部分85包括第一电阻器851、 二极管852 和853以及第三电阻器854。
第一电阻器851被串联连接在控制端子84和J-FET 835的控制电 极(栅电极)之间。更具体地，它被串联连接在控制端子84和单元开
16关元件的第二电阻器(例如，电阻器834-1)之间。二极管852和853 被串联连接在控制端子84和J-FET 835的栅电极之间。更具体地，它 们被串联连接在控制端子84和单元开关元件的第二电阻器(例如，电 阻器834-1)之间。连接二极管852和853中的每一个使得其阳极位于 控制端子84—侧并且其阴极位于J-FET 835的栅电极一侧。第三电阻 器854被串联连接在二极管852和853以及J-FET 835的栅电极之间。 二极管852和853以及第三电阻器854与第一电阻器851并联连接， 将控制端子84连接至J-FET 835的栅电极。注意，可以将任意给定数 量的二极管用作二极管852和853，并且二极管的构造并不限于图9中 所示的二级的连接。
在下文中，将解释具有根据本发明的该示例性实施例的此种结构 的开关电路80和第一个解释的示例性实施例的开关电路之间的差异。
在第一个解释的示例性实施例中，单元开关元件(3-l到3-3和3n-l 到3n-3)中的每一个具有二极管以及第一和第二电阻器。相反地，该 示例性实施例中的每个单元开关元件只有第二电阻器、J-FET、以及偏 压供给电阻器。每个单元开关元件的第二电阻器的一端被连接在一起， 并且将其连接至开关元件控制部分85。此外，在该开关元件控制部分
85中提供第一电阻器851以及二极管852和853，并且将其与单元开 关元件中的每一个连接在一起。
在下文中，将解释具有根据本发明的示例性实施例的此种结构的 开关电路80的操作。当控制端子84处的电势从低电平上升到高电平 时，二极管852和853以及第三电阻器854与第一电阻器851并联连 接。因此，如果J-FET 835的栅极电势是Vg， 二级的连接中的二极管 852和853中的每一个的阈值电压是VF，第二电阻器834-1的电阻是 R2，第三电阻器854的电阻是R3，以及从控制端子84流入J-FET 835 的栅电极的电流是Ig，则通过二极管852和853以及第二电阻器834-1 和第三电阻器854的电流路径，J-FET 835的栅极电势上升直到满足下面的不等式。
Vg>2-VF+ (R2+R3) -Ig
在栅极电势Vg达到上述电压之后，通过流过第一电阻器851和第 二电阻器834-1的电流，使J-FET 835的栅极电势Vg上升。这样，将 通过二极管852和853以及电阻器854和834的电流路径提供作为充 电J-FET 835的栅电极的路径。因此，能够减少J-FET 835变为相应于 控制端子8 4处的上升的导通状态所需的时间。
注意，为了实现图9中所示的电路的特性与图1中所示的第一个 解释的示例性实施例的电路的特性相等，两个电路中的第二电阻器的 电阻(图1中的第二电阻器34和图9中的第二电阻器834 (834-1到 834-3)应彼此相等。此外，在图l和9所示的电路之间，在与通过二 极管的路径一起使用以提供电流的路径上的电阻也应彼此相等。艮P， 需要使第一个解释的示例性实施例中的每个单元开关元件的第一电阻 的合成电阻(单元开关元件3-l、 3-2和3-3中所包括的第一电阻器34 的组合电阻)等于当前解释的示例性实施例中的开关元件控制部分85 的电阻器851和每个单元开关元件的第二电阻器(第二电阻器834-1 到834-3)的合成电阻。当按照上面所述调整电阻时，开关元件控制部 分85中所包括的第三电阻器854的电阻应优选为零。通过以此种方式 调整电阻，与第一个解释的示例性实施例相比较，能够减少用于开关 电路的所需元件的数量。因此，也能够减少形成开关电路的衬底上的 所需面积的大小。
此外，在J-FET 835以及二极管852和853之间插入第二电阻器 834。这样，与第一个解释的示例性实施例一样，在没有增加开关电路 中的失真的情况下能够改善功率效率。在第三个解释的示例性实施例中，解释了开关电路，在该开关电 路中，被提供给控制端子84的信号从低电平变为高电平。在下文描述 的示例性实施例中，解释了根据本发明的另一示例性实施例的开关电
路90，在该开关电路90中，被提供给控制端子84的信号从高电平变 为低电平。图10是示出根据本发明的另一示例性实施例的开关电路90 的电路图。除了开关元件控制部分95中的结构之外的结构与第三个解 释的示例性实施例中的结构相同。因此，指定了相同的符号并且省略 了它们的解释。根据本发明的此示例性实施例的开关电路90与第三个 解释的示例性实施例的开关电路的不同在于开关元件控制部分95。该 开关元件控制部分95包括第一电阻器951、 二极管952和953、以及 第三电阻器954。
第一电阻器951被串联连接在控制端子84和J-FET 835的控制电 极(栅电极)之间。二极管952和953被串联连接在控制端子84和J-FET 835的栅电极之间。连接二极管952和953中的每一个使得其阳极位于 J-FET 835的栅电极一侧并且其阴极位于控制端子84—侧。第三电阻 器954被串联连接在二极管952和953以及J-FET 835的栅电极之间。 二极管952和953以及第三电阻器954与第一电阻器951并联连接， 将控制端子84连接至J-FET 835的栅电极。
在以此种方式构造的示例性实施例中，当控制信号从高电平变为 低电平时，通过流过二极管952和953以及第二电阻器834和第三电 阻器951的电流首先放电栅极电势Vg。然后，当满足不等式Vg < 2.VF+(R2+R3) .Ig时，通过第一电阻器951和第二电阻器834放 电。
利用此种构造，即使当控制信号从高电平变为低电平时，能够以 高速度跟随控制信号中的变化。此外，通过以类似于第一个解释的示 例性实施例的方式在J-FET和二极管之间插入第二电阻器，在没有增 加开关电路中的失真的情况下能够改善功率效率。此外，通过以类似于第三个解释的示例性实施例的方式建立电阻值，与第二个解释的示 例性实施例相比较，能够减少用于开关电路所需的元件的数量和所需 的面积的大小。
图11是示出第三个和第四个解释的示例性实施例的另一修改示 例的电路图。通过组合前面的示例性实施例中所解释的开关电路80和 90形成此修改示例，并因此相同的符号被指定给与前面的示例性实施 例中的组件相同的组件，并且省略了它们的解释。通过形成如图ll中 所示的电路，不管控制信号是从低电平变为高电平还是从高电平变为
低电平，都能够使J-FET的导电状态以高速度跟随控制信号中的变化。
当已经按照几个示例性实施例描述了本发明时，本领域的技术人 员将了解，在权利要求的精神和范围内，本发明可以被实践为各种修 改形式并且本发明并不限于上述的示例。
此外，权利要求的范围不限于上述的示例性实施例。
此外，应当注意的是，申请人意在涵盖权利要求中所有要素的等 同形式，即使在后面的审查过程中对权利要求进行的修改亦是如此。
20
权利要求
1.一种开关电路，包括晶体管，所述晶体管被串联连接在输入和输出端子之间；控制端子，所述控制端子接收用于控制所述晶体管的导电状态的信号；第一电阻器，所述第一电阻器被连接在所述晶体管的控制电极和所述控制端子之间；以及二极管和第二电阻器的串联电路，所述二极管和第二电阻器的串联电路在所述控制端子和所述晶体管的控制电极之间与所述第一电阻器并联连接。
2. 根据权利要求l所述的开关电路，其中所述二极管包括多个串联连接的二极管。
3. 根据权利要求l所述的开关电路，其中所述二极管的阳极被连接在所述控制端子一侧并且所述二极管的阴极被连接在所述控制电极 一侧。
4. 根据权利要求2所述的开关电路，其中所述二极管的阳极被连 接在所述控制端子一侧并且所述二极管的阴极被连接在所述控制电极
5.根据权利要求1所述的开关电路，其中所述二极管的阳极被连 接在所述控制电极一侧并且所述二极管的阴极被连接在所述控制端子
6.根据权利要求2所述的开关电路，其中所述二极管的阳极被连 接在所述控制电极一侧并且所述二极管的阴极被连接在所述控制端子
7. 根据权利要求1所述的开关电路，其中 并联连接多个所述串联电路；所述串联电路中的至少一个包括二极管，所述二极管的阳极被连 接在所述控制端子一侧并且所述二极管的阴极被连接在所述控制电极 一侧；以及所述串联电路中的至少另一个包括二极管，所述二极管的阳极被 连接在所述控制电极一侧并且所述二极管的阴极被连接在所述控制端
8. 根据权利要求2所述的开关电路，其中 并联连接多个所述串联电路；所述串联电路中的至少一个包括二极管，所述二极管的阳极被连 接在所述控制端子一侧并且所述二极管的阴极被连接在所述控制电极 一侧；以及所述串联电路中的至少另一个包括二极管，所述二极管的阳极被 连接在所述控制电极一侧并且所述二极管的阴极被连接在所述控制端
9. 根据权利要求l所述的开关电路，其中多个所述晶体管被串联 连接在所述输入和输出端子之间。
10. 根据权利要求1所述的开关电路，进一步包括第三电阻器， 所述第三电阻器的一端被连接至所述晶体管的控制电极并且所述第三 电阻器的另一端被连接至所述第一电阻器和所述串联电路。
11. 根据权利要求IO所述的开关电路，其中连接至多个所述晶体 管的控制电极的多个所述第三电阻器的另一端被共同连接，并且为多 个所述晶体管共同提供所述第一电阻器和所述串联电路。
12. 根据权利要求1所述的开关电路，进一步包括连接所述晶体 管的源极和漏极的偏压供给电阻器。
13. 根据权利要求1所述的开关电路，其中所述第二电阻器被连接在所述二极管和所述晶体管的控制电极之间。
全文摘要
本发明提供一种开关电路。已经存在用于高频的开关电路的失真特性被恶化的问题。根据本发明的一个方面的开关电路包括晶体管，该晶体管被串联连接在输入和输出端子之间；控制端子，该控制端子接收信号以控制晶体管的导电状态；第一电阻器，该第一电阻器被连接在晶体管的控制电极和控制端子之间；以及二极管和第二电阻器的串联电路，该串联电路与控制端子和晶体管的控制电极之间的第一电阻器并联连接。
文档编号H03K17/687GK101494451SQ20091000990
公开日2009年7月29日 申请日期2009年1月22日 优先权日2008年1月22日
发明者本多悠里 申请人:恩益禧电子股份有限公司