输入输出电路装置制造方法
【专利摘要】本发明公开了一种输入输出电路装置，输入输出电路装置包括输出电路、偏置电路和输入电路，输出电路通过偏置电路与输入电路连接；输入电路用于连接第一输入信号和输入信号；输出电路用于接收输出信号和偏置产生信号并与输入输出端口电连接；偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块；串联电阻分压模块用于根据输入输出端口的电压调节第一输入信号端和第二输入信号端的工作电压；控制模块用于根据第二输入信号端的电压信号控制偏置产生信号端的工作电压；电容保持电压模块用于保持偏置产生信号端的工作电压。其有效的避免了本地电源无电情况下输入输出端口连接摆幅为5V电压信号时，MOS晶体管被损坏的现象。
【专利说明】输入输出电路装置
【技术领域】
[0001] 本发明涉及集成电路，特别是涉及一种能够承受5V电压信号的输入输出电路。
【背景技术】
[0002] 伴随着电子信息产业的迅猛发展，数据传输的速度与日俱增，芯片与芯片之间、设 备与设备之间的各种接口协议层出不穷。其中许多的协议要求具有5V信号工作幅度的输 入输出电路(或者是5V电压检测电路)，而通常集成电路使用的有源器件--金属氧化物半 导体场效应管（metal-oxide-semiconductorfiledeffecttransistor，简称M0S晶体管） 的任意两个端口之间的额定耐压为3. 3V，直接应用在5V信号的工作环境中，会导致器件的 损坏。因此，如何使用额定耐压为3. 3V的M0S晶体管来设计信号摆幅为5V的输入输出电 路，并且保证在本地电源无效的情况下器件不被损坏就成为一个具有挑战性的问题。
【发明内容】
[0003] 基于此，有必要针对本地电源无电时，输入输出端口 5V_I0的电压为5V，电路中 M0S晶体管容易损坏的问题，提供一种输入输出电路装置。
[0004] 为实现本发明目的，提供的一种输入输出电路装置，其特征在于，包括输入电路、 偏置电路和输出电路：
[0005] 所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号；
[0006] 所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏 置产生信号；
[0007] 所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述 偏置产生信号。
[0008] 在其中一个实施例中，所述偏置电路包括串联电阻分压模块、电容保持电压模块 和控制模块：
[0009] 所述串联电阻分压模块分别与所述输入输出端口、所述输入电路的第一输入信号 端、所述控制模块的第二输入信号端和第三输入信号端电连接，用于根据输入输出端口的 电压调节所述第一输入信号端和第二输入信号端的工作电压；
[0010] 所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于 根据所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压 为 3. 3V;
[0011] 所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保 持所述偏置产生信号端的工作电压；
[0012] 所述第三输入信号端与接地端电连接。
[0013] 在其中一个实施例中，所述偏置电路还包括模式选择模块，所述模式选择模块串 联于所述第三输入信号端和接地端之间，并接收所述偏置产生信号和输出模式选择信号。
[0014] 在其中一个实施例中，所述模式选择模块包括第三反相器和第五晶体管，所述第 五晶体管的栅极与所述第三反相器的输出端连接；
[0015] 所述第五晶体管的衬底、源极与接地端连接，所述第五晶体管的漏极与所述第三 输入信号端电连接；
[0016] 所述第三反相器的工作电压为所述偏置产生信号端的电压。
[0017] 在其中一个实施例中，所述控制模块包括第一晶体管和第二晶体管，所述第一晶 体管的栅极与所述第二晶体管的源极连接并耦合至所述第二输入信号端；
[0018] 所述第一晶体管的漏极、第一晶体管的衬底、第二晶体管的衬底与第二晶体管的 漏极连接并耦合至所述偏置产生信号端；
[0019] 所述第一晶体管的源极与所述第二晶体管的栅极连接并耦合至所述电源电压。
[0020] 在其中一个实施例中，所述电容保持电压模块包括电容器，所述电容器一端与接 地端连接，另一端耦合至所述控制模块的偏置产生信号端。
[0021] 在其中一个实施例中，所述输出电路包括第三晶体管、第四晶体管和第一反相器， 所述第三晶体管的衬底、第三晶体管的源极、第四晶体管的衬底连接并耦合至接地端；
[0022] 所述第三晶体管的栅极与所述第一反相器的输出端连接，所述第三晶体管的漏极 与所述第四晶体管的源极相连接；
[0023] 所述第四晶体管的漏极与所述输入输出端口连接；
[0024] 所述第四晶体管的栅极电压为所述偏置产生信号端电压。
[0025] 在其中一个实施例中，所述串联电阻分压模块包括第一电阻、第二电阻和第三电 阻，所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接 地端连接，所述第三电阻的另一端与所述输入输出端口电连接；
[0026] 所述第一电阻和所述第二电阻的连接端耦合至所述控制模块的第二输入信号 端；
[0027] 所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第一输入信号端。
[0028] 在另一个实施例中，所述串联电阻分压模块包括第一电阻、第二电阻和第三电阻， 所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接地端 连接，所述第三电阻的另一端与所述输入输出端口电连接；
[0029] 所述第一电阻和所述第二电阻的连接端耦合至所述控制模块的第一输入信号 端；
[0030] 所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第二输入信号端。
[0031] 在其中一个实施例中，所述输入电路包括第二反相器，所述第二反相器输入端耦 合至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；
[0032] 所述第二反相器的工作电压为3. 3V或IV ;
[0033] 所述第二反相器包括额定耐压为3. 3V的PMOS、NM0S晶体管。
[0034] 在另一个实施例中，所述输入电路包括第二反相器，所述第二反相器输入端耦合 至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；
[0035] 所述第二反相器的工作电压为IV ;
[0036] 所述第二反相器包括额定耐压为IV的PMOS、NM0S晶体管。
[0037] 在其中一个实施例中，所述第一晶体管和第二晶体管均为增强型PM0S管；
[0038] 所述第三晶体管、第四晶体管和第五晶体管均为增强型NM0S管；
[0039] 所述第一反相器和第三反相器包括额定耐压为3. 3V的PMOS、NM0S晶体管。
[0040] 本发明提供的输入输出电路装置包括输出电路、偏置电路和输入电路，输出电路 通过偏置电路与输入电路连接；输入电路用于连接第一输入信号和输入信号；输出电路用 于接收输出信号和偏置产生信号并与输入输出端口电连接；偏置电路包括串联电阻分压模 块、电容保持电压模块和控制模块；串联电阻分压模块用于根据输入输出端口的电压调节 第一输入信号端和第二输入信号端的工作电压；控制模块用于根据第二输入信号端的电压 信号控制偏置产生信号端的工作电压；电容保持电压模块用于保持所述偏置产生信号端的 工作电压。其有效的避免了本地电源无电情况下输入输出端口连接摆幅为5V电压信号时， M0S晶体管被损坏的现象。
【专利附图】
【附图说明】
[0041] 图1为本发明输入输出电路装置一实施例示意图；
[0042] 图2为本发明输入输出电路装置又一实施例示意图；
[0043] 图3为本发明输入输出电路装置再一实施例示意图；
[0044] 图4为本发明输入输出电路装置另一实施例示意图；
[0045] 图5为本发明输入输出电路装置另一实施例示意图。
【具体实施方式】
[0046] 为了使本发明的目的、采用的技术方案及优点更加清楚明白，以下结合附图及具 体实施例对本发明的输入输出电路装置进行进一步的详细说明。
[0047] 参见图1，本发明实施例的一种输入输出电路装置，包括输入电路、偏置电路和输 出电路。
[0048] 所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号；
[0049] 所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏 置产生信号。
[0050] 所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述 偏置产生信号。
[0051] 所述偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块：
[0052] 所述串联电阻分压模块分别与所述输入输出端口、所述输入电路的第一输入信号 端、所述控制模块的第二输入信号端和第三输入信号端电连接，用于根据输入输出端口的 电压调节所述第一输入信号端和第二输入信号端的工作电压；
[0053] 所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于 根据所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压 为 3. 3V;
[0054] 所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保 持所述偏置产生信号端的工作电压；
[0055] 所述第三输入信号端与接地端电连接。
[0056] 较佳地，作为一种可实施方式，所述偏置电路还包括模式选择模块，所述模式选择 模块串联于所述第三输入信号端和接地端之间，并接收所述偏置产生信号和输出模式选择 信号。
[0057] 参见图2,作为本发明的一个实施例，一种输入输出电路装置，用于避免本地电源 无电时，输入输出端口 5V_I0连接摆幅为5V电压信号，M0S晶体管被损坏的现象，包括输出 电路、偏置电路和输入电路，输出电路通过偏置电路与输入电路连接；输入电路连接第一输 入信号和输入信号；输出电路与输入输出端口连接，用于接收输出信号和偏置产生信号；
[0058] 偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块；
[0059] 串联电阻分压模块分别与输入输出端口 5V_I0、输入电路的第一输入信号端101、 控制模块的第二输入信号端102和接地端电连接，用于根据输入输出端口 5V_I0的电压调 节第一输入信号端101和第二输入信号端102的工作电压；
[0060] 控制模块与第二输入信号端102、偏置产生信号端和电源电压V。。电连接，用于根 据第二输入信号端102的电压信号控制偏置产生信号端的工作电压Vbulk ;
[0061] 电容保持电压模块串联于控制模块的偏置产生信号端和接地端，用于保持偏置产 生信号端的工作电压vbulk。
[0062] 串联电阻分压模块包括第一电阻R0、第二电阻R1和第三电阻R2,第二电阻R1串 联于第一电阻R0和第三电阻R2之间，第一电阻R0的另一端与接地端连接，第三电阻R2的 另一端与输入输出端口 5V_I0电连接；第二电阻R1和第三电阻R2的连接端与第一输入信 号端101电连接；第一电阻R0和第二电阻R1的连接端耦合至第二输入信号端102。
[0063] 电容保持电压模块包括电容器C0,电容器C0 -端与接地端连接，另一端耦合至偏 置产生信号端。
[0064] 控制模块包括第一晶体管PM0S0和第二晶体管PM0S1，第一晶体管PM0S0的栅极与 第二晶体管PM0S1的源极连接并耦合至第二输入信号端102 ;第一晶体管PM0S0的漏极、第 一晶体管PM0S0的衬底、第二晶体管PM0S1的衬底与第二晶体管PM0S1的漏极连接并耦合 至偏置产生信号端；第一晶体管PM0S0的源极与第二晶体管PM0S1的栅极连接并耦合至电 源电压V。。。
[0065] 较佳地，第一晶体管PM0S0和第二晶体管PM0S1均为增强型PM0S管。
[0066] 输出电路包括第三晶体管NM0S0、第四晶体管NM0S1和第一反相器，第三晶体管 NM0S0的衬底、第三晶体管NM0S0的源极、第四晶体管NM0S1的源极连接并耦合至接地端； 第三晶体管NM0S0的栅极与第一反相器的输出端连接，第三晶体管NM0S0的漏极与第四晶 体管NM0S1的源极相连接；第四晶体管NM0S1的漏极与输入输出端口 5V_I0连接；第四晶体 管NM0S1的栅极电压为偏置产生信号端的电压Vbulk。
[0067] 较佳地，第三晶体管NM0S0和第四晶体管NM0S1均为增强型NM0S管；
[0068] 输入电路包括第二反相器，第二反相器输入端耦合至第一输入信号端101，第二反 相器输出端与输入信号稱合，第二反相器的工作电压为3. 3V或IV;
[0069] 较佳地，第二反相器包括额定耐压为3. 3V的PMOS、NM0S晶体管。
[0070] 当输入电路中第二反相器的工作电压为3. 3V，所述输入输出端口连接到5V电源 时，可分为两种情况：
[0071] (1)当3. 3V电源Vcc有电，输入输出端口可通过一个上拉电阻连接到5V的电源， 此时通过设计第一电阻R0、第二电阻R1和第三电阻R2的比例，可以实现如下关系：
【权利要求】
1. 一种输入输出电路装置，其特征在于，包括输入电路、偏置电路和输出电路： 所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号； 所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏置产 生信号； 所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述偏置 产生信号。
2. 根据权利要求1所述的输入输出电路装置，其特征在于，所述偏置电路包括串联电 阻分压模块、电容保持电压模块和控制模块： 所述串联电阻分压模块分别与所述输入输出端口、所述输入电路的第一输入信号端、 所述控制模块的第二输入信号端和第H输入信号端电连接，用于根据输入输出端口的电压 调节所述第一输入信号端和第二输入信号端的工作电压； 所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于根据 所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压为 3. 3V ; 所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保持所 述偏置产生信号端的工作电压； 所述第H输入信号端与接地端电连接。
3. 根据权利要求2所述的输入输出电路装置，其特征在于： 所述偏置电路还包括模式选择模块，所述模式选择模块串联于所述第H输入信号端和 接地端之间，并接收所述偏置产生信号和输出模式选择信号。
4. 根据权利要求3所述的输入输出电路装置，其特征在于： 所述模式选择模块包括第H反相器和第五晶体管，所述第五晶体管的栅极与所述第H 反相器的输出端连接； 所述第五晶体管的衬底、源极与接地端连接，所述第五晶体管的漏极与所述第H输入 信号端电连接； 所述第H反相器的工作电压为所述偏置产生信号端的电压。
5. 根据权利要求2至4任一项所述的输入输出电路装置，其特征在于： 所述控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第二晶体 管的源极连接并禪合至所述第二输入信号端； 所述第一晶体管的漏极、第一晶体管的衬底、第二晶体管的衬底与第二晶体管的漏极 连接并禪合至所述偏置产生信号端； 所述第一晶体管的源极与所述第二晶体管的栅极连接并禪合至所述电源电压。
6. 根据权利要求5所述的输入输出电路装置，其特征在于： 所述电容保持电压模块包括电容器，所述电容器一端与接地端连接，另一端禪合至所 述控制模块的偏置产生信号端。
7. 根据权利要求6所述的输入输出电路装置，其特征在于： 所述输出电路包括第H晶体管、第四晶体管和第一反相器，所述第H晶体管的衬底、第 H晶体管的源极、第四晶体管的衬底连接并禪合至接地端； 所述第H晶体管的栅极与所述第一反相器的输出端连接，所述第H晶体管的漏极与所 述第四晶体管的源极相连接； 所述第四晶体管的漏极与所述输入输出端口连接； 所述第四晶体管的栅极电压为所述偏置产生信号端电压。
8. 根据权利要求7所述的输入输出电路装置，其特征在于： 所述串联电阻分压模块包括第一电阻、第二电阻和第H电阻，所述第二电阻串联于所 述第一电阻和所述第H电阻之间，所述第一电阻的另一端与接地端连接，所述第H电阻的 另一端与所述输入输出端口电连接； 所述第一电阻和所述第二电阻的连接端禪合至所述控制模块的第二输入信号端； 所述第二电阻和所述第H电阻的连接端禪合至所述输入电路的第一输入信号端。
9. 根据权利要求7所述的输入输出电路装置，其特征在于： 所述串联电阻分压模块包括第一电阻、第二电阻和第H电阻，所述第二电阻串联于所 述第一电阻和所述第H电阻之间，所述第一电阻的另一端与接地端连接，所述第H电阻的 另一端与所述输入输出端口电连接； 所述第一电阻和所述第二电阻的连接端禪合至所述控制模块的第一输入信号端； 所述第二电阻和所述第H电阻的连接端禪合至所述输入电路的第二输入信号端。
10. 根据权利要求8所述的输入输出电路装置，其特征在于： 所述输入电路包括第二反相器，所述第二反相器输入端禪合至所述第一输入信号端， 所述第二反相器输出端与输入信号禪合； 所述第二反相器的工作电压为3. 3V或IV ; 所述第二反相器包括额定耐压为3. 3V的PMOS、NMOS晶体管。
11. 根据权利要求9所述的输入输出电路装置，其特征在于： 所述输入电路包括第二反相器，所述第二反相器输入端禪合至所述第一输入信号端， 所述第二反相器输出端与输入信号禪合； 所述第二反相器的工作电压为IV ; 所述第二反相器包括额定耐压为IV的PMOS、NMOS晶体管。
12. 根据权利要求10或11所述的输入输出电路装置，其特征在于： 所述第一晶体管和第二晶体管均为增强型PMOS管； 所述第H晶体管、第四晶体管和第五晶体管均为增强型NMOS管； 所述第一反相器和第H反相器包括额定耐压为3. 3V的PMOS、NMOS晶体管。
【文档编号】H03K19/0175GK104467799SQ201310415468
【公开日】2015年3月25日 申请日期:2013年9月12日 优先权日:2013年9月12日
【发明者】倪陈志, 王洪魁, 丁然 申请人:珠海全志科技股份有限公司