一种0.1～5GHz超宽带CMOS功率放大器的制造方法
【专利摘要】本发明公开了一种0.1～5GHz?CMOS超宽带功率放大器，包括输入匹配电路、超宽带驱动级放大电路，超宽带功率放大电路和输出隔直电路，第一级超宽带驱动级用于实现前级增益并保证整个电路的超宽带输入匹配；超宽带驱动功率级用于保证整个电路较大的功率输出和良好的宽带输出匹配特性。本发明采用双级堆叠结构结合补偿电容电路，芯片面积小，带宽宽。整个电路中，采用器件的参数大小可以综合整个电路增益、带宽和输出功率等各项指标后决定，从而实现在0.1～5GHz高增益及平坦度、高线性度和较大的驱动功率。
【专利说明】—种0.1?5GHz超宽带CMOS功率放大器
【技术领域】
[0001]本发明涉及互补型金属氧化物半导体(CMOS)射频功率放大器和集成电领域，特 别是覆盖面向行业专网频段应用的一种超宽带CMOS射频功率放大器。
【背景技术】
[0002]手机、无绳电话、射频标签(RFID)、无线局域网(WLAN)等无线通信市场的快速发 展，不断推动射频前端收发器向高集成、低功耗、结构紧凑、价格低廉的方向发展。越来越多 的单片射频收发通信系统采用价格低廉且相对成熟可靠的CMOS工艺设计实现，这就要求 越来越多的通信系统子模块在保证高性能的同时务必采用CMOS工艺进行设计，从而实现 高度集成、成本低廉、性能可靠的单片射频通信系统。
[0003]功率放大器(简称功放，英文缩写PA)是无线发射器中必不可少的子模块，也是整 个发射机中耗能最多的部件，输出功率一般比较大。现代通信技术为了提高频谱利用率，普 遍采用同时调幅调相的技术，要求功放有很好的线性度；通信的移动特性要求功放的功率 效率尽可能地高。
[0004]CMOS射频功率放大器是目前CMOS射频集成电路设计中的瓶颈，主要设计难点在 于:
[0005]1.高功率实现的难点。同GaAs工艺相比，CMOS工艺的晶体管具有较低的击穿 电压和较高的膝点电压，从而限制了晶体管漏极输出电压摆幅，进而限制了单一晶体管的 功率容量。为了获得较高的功率输出，典型的解决方案会将多个CMOS晶体管平行排列 (parallel configuration),以提高功率容限,但是却因此增加了栅源电容，总而降低了输 入阻抗，增大输入电路的阻抗匹配的设计难度，同时，采用此结构的晶体管放大器的最佳输 出负载阻抗非常小，需要通过额外的输出阻抗匹配网络进行输出电路的阻抗匹配设计，因 此也增大了输出电路的阻抗匹配设计难度。尤其是当输出功率大于IOOmW时，将晶体管输 出电路的低阻抗变换到50欧姆时，功率转换效率较低，输出功率也会因此降低，功放效率 也会降低。
[0006]2.超宽带指标实现的难点。随着通信系统对收发数据的高速率需求的增加，通信 信道的带宽不断增加，这就要求通信系统的工作带宽不断增加，从而对通信系统的末级功 率放大器设计的带宽指标提出了新的要求和挑战。在射频功率放大器的设计过程中，受晶 体管增益带宽积的影响，设计者总是要在功放带宽和功率增益这两个指标间进行折中。增 加功率放大器带宽的较常见的解决方案为行波管功率放大器(Traveling Wave PA)，但是 需要消耗大量的芯片设计面积及功率效率较低。
[0007]另有宽带解决方案采用Cascode结构、distributed结构(有源变压器分布 式结构)，和堆叠FET (堆叠式FET)结构等。堆叠式结构的晶体管纵向排列(series configuration)，用以提高输出电压摆幅，最佳输出负载阻抗也得到了提升，使输出电路阻 抗匹配更加容易实现，同时，输入电路阻抗维持恒定，从而避免了输入、输出匹配网络带来 的功率损耗，提高了电路的效率。但是，传统的基于CMOS工艺的单级堆叠结构存在如下的问题:1)功率增益较低2)超宽带输入匹配难度较大3)高频增益衰退严重。
[0008]目前，频率在0.1?1.2GHz范围内的宽带无线接入设备主要用于行业专网，但是行业专网的频点和带宽种类繁多，标准不统一。同时覆盖1.2GHz?5GHz用于商用及民用领域的通信系统种类更多。为了降低设计成本，提高电路通用性，超宽带功率放大器的需求越来越迫切。然而，目前覆盖行业专网频段所用的射频前端芯片多数被国外公司所垄断，超宽带功率放大器电路也亦如此。行业专网核心器件应用国外芯片还存在诸多问题。因此，我们需要具有自主知识产权的射频前端芯片，其中最重要的电路模块就是超宽带功率放大器。
[0009]相对于其它无线收发组件，大功率、高线性、高效率是功率放大器的基本设计要求。目前很多商用功放使用GaAs器件，但是，GaAs器件比CMOS Si器件造价高，且混合工艺做成的系统体积比较大，而流行的片上系统要求功放能和其它射频前端组件、基带电路、DSP电路等用主流的CMOS工艺集成在同一芯片上，以减小体积、降低造价、增加系统可靠性。由于它的低成本、小面积、高集成度以及低功耗等优点，CMOS技术在超宽带功率放大器领域越来越受到人们的关注。在CMOS射频前端中，低噪声放大器、混频器、滤波器、放大器的研究和设计比较成熟，而宽带、高效率、高线性的深亚微米CMOS射频功率放大器仍然是CMOS片上系统最难实现的组件之一。
[0010]常见的超宽带放大器的电路结构有很多，如共栅极放大器、负反馈放大器、以及分布式放大器等，要想同时满足各项参数的要求十分困难。通常其阻抗匹配的实现是以降低线性度，或增加功耗或芯片面积等为代价来获得的，并且带内增益的平坦度也不是很好。通常，很多射频功率放大器的输入信号和输出信号均为单端信号，因此其抗干扰能力差，不适合远距离传输。
[0011]目前基于CMOS工艺的超宽带射频功率放大器设计难点如下:
[0012](I)超宽带下高功率输出难度较大；
[0013](2)超宽带下的传统方法的芯片面积较大；
[0014](3)超宽带下的输入、输出匹配电路的难点加大；
[0015](4)超宽带条件下的高功率增益难度较大。
【发明内容】
[0016]针对上述现有技术，本发明提供一种0.1?5GHz超宽带CMOS功率放大器，可以覆盖面向行业专网应用频段(0.1?1.2GHz)、GSM频段(0.9GHz，1.8GHz)、蓝牙等频段(2.45GHz)的宽带设计功率放大器电路结构，设计频段可达0.1?5GHz，使其具有高功率输出能力、高功率增益、良好的输入输出匹配特性、芯片面积小且成本低。
[0017]为了解决上述技术问题，本发明一种0.1?5GHz超宽带CMOS功率放大器，采用两级堆叠结构和电容补偿电路，包括输入匹配电路、超宽带驱动级放大电路、超宽带功率放大电路和输出隔直电路，所述超宽带驱动级放大电路和超宽带功率放大电路均为有源二端口放大网络；所述输入匹配电路由输入端片外隔直电容、匹配电阻、反馈电阻和隔直耦合电容构成；所述输出隔直电路由隔直耦合电容构成。
[0018]所述超宽带驱动级放大电路用于实现放大器的超宽带驱动功率增益，以保证放大器的超宽带Sll参数匹配；所述超宽带驱动级放大电路包括四个NMOS管，一个电流偏置电路和输入片外隔直电容。四个NMOS晶体管按照源极连接漏极的方式顺次串接，四个NMOS晶 体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS晶体管的栅极连接 到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号输入，最上方的NMOS 晶体管的漏极作为交流信号输出。输入NMOS晶体管的输入电路采取串联匹配电阻和电容 的方式进行匹配，同时采用一个反馈电阻将输入NMOS晶体管的串联匹配电阻和电容间的 节点与输出晶体管的漏极相连接。输出晶体管的漏极接片外大电感，电感另一端接电源 VDD0超宽带驱动放大器，除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的栅极偏 置节点均分别连接一栅极补偿电容，三个补偿电容的另一端均接地；除最下方的输入NMOS 晶体管外，其余三个NMOS晶体管的漏极和源极间均分别连接一漏源补偿电容。
[0019]所述超宽带功率放大电路采用与超宽带驱动放大电路基本相同，包括四个NMOS 管，一个电流偏置电路和输入片外隔直电容。四个NMOS晶体管按照源极连接漏极的方式顺 次串接，四个NMOS晶体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS 晶体管的栅极连接到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号 输入，最上方的NMOS晶体管的漏极作为交流信号输出。输入NMOS晶体管的输入电路米取 串联匹配电阻和电容的方式进行匹配，同时采用一个反馈电阻将输入NMOS晶体管的串联 匹配电阻和电容间的节点与输出晶体管的漏极相连接。输出晶体管的漏极接片外大电感， 电感另一端接电源VDD。超宽带驱动放大器，除最下方的输入NMOS晶体管外，其余三个NMOS 晶体管的栅极偏置节点均分别连接一栅极补偿电容，补偿电容另一端接地；除最下方的输 A NMOS晶体管外，其余三个NMOS晶体管的漏极和源极间均分别连接一漏源补偿电容。所 述超宽带功率放大电路与超宽带驱动放大电路的不同仅在于，所述超宽带功率放大电路中 采用先接隔直耦合电容后接匹配电阻构成超宽带输入电路匹配结构。
[0020]所述超宽带驱动级放大电路和所述超宽带功率放大电路的漏极电压分别通过两 个片外电感LI和L2连接直流偏压VDD，两个片外电感LI和L2的电感至少为100nH。
[0021]与现有技术相比，本发明的有益效果是:采用电阻分压式堆叠结构与电容补偿电 路，可以大大的节省芯片的面积，同时实现良好的宽带输入、输出匹配特性与增益平坦度， 避免了 CMOS工艺的低击穿电压特性，提高电路的稳定性与可靠性。
[0022]基于以上的研究背景和电路分析，我们提出的这种两级超宽带CMOS射频功率放 大器结构与以往的基于CMOS工艺的堆叠结构的不同之处在于:
[0023]1.整体架构采用两级堆叠结构，提高了功率增益；
[0024]2.两级输入电路均采用电阻负反馈结构，改善了前级功放的输入电路匹配及级间 电路超宽带匹配特性；
[0025]3.每级堆叠结构采用Universal high voltage FET形式进行高频增益补偿,提高 了高频功率增益，进而扩大了超宽带功率放大器的工作带宽。
【专利附图】
【附图说明】
[0026]图1是本发明一种0.1?5GHz超宽带CMOS功率放大器的原理方框图；
[0027]图2是本发明一种0.1?5GHz超宽带CMOS功率放大器实施的电路原理图。
【具体实施方式】[0028]如图1所示，本发明本一种0.1?5GHz超宽带CMOS功率放大器是一种两级的共源四次串联分布式结构的超宽带射频功率放大器，采用CMOS工艺进行设计。
[0029]该放大器包括输入匹配电路、超宽带驱动级放大电路、超宽带功率放大电路和输出隔直电路，其中，作为第一级的超宽带驱动级放大电路用于实现放大器的超宽带驱动功率增益，并保证整个电路的超宽带Sll参数匹配；作为第二级的超宽带功率输出级电路用于保证整个电路的超宽带功率输出和良好的超宽带S22参数匹配，所述超宽带驱动级放大电路和超宽带功率放大电路均为有源二端口放大网络。所述输入匹配电路由输入端片外隔直电容、匹配电阻、反馈电阻和隔直耦合电容构成；所述输出隔直电路由隔直耦合电容构成。
[0030]作为第一级的所述超宽带驱动级放大电路包括四个NMOS管，一个电流偏置电路和输入片外隔直电容；四个NMOS晶体管按照源极连接漏极的方式顺次串接，四个NMOS晶体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS晶体管的栅极连接到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号输入，最上方的NMOS晶体管的漏极作为交流信号输出；输入NMOS晶体管的输入电路采取串联匹配电阻和电容的方式进行匹配，同时采用一个反馈电阻将输入NMOS晶体管的串联匹配电阻和电容间的节点与输出晶体管的漏极相连接；输出晶体管的漏极接片外大电感，电感另一端接电源VDD ；超宽带驱动放大器中，除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的栅极偏置节点均连接栅极补偿电容，补偿电容另一端接地，共三个；除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的漏极和源极间连接漏源补偿电容，共三个。
[0031]作为第二级的所述超宽带功率放大电路采用与第一级相同的偏置结构和基本放大结构。所述超宽带功率放大电路包括四个NMOS管，一个电流偏置电路和输入片外隔直电容；四个NMOS晶体管按照源极连接漏极的方式顺次串接，四个NMOS晶体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS晶体管的栅极连接到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号输入，最上方的NMOS晶体管的漏极作为交流信号输出；输入NMOS晶体管的输入电路采取串联匹配电阻和电容的方式进行匹配，同时采用一个反馈电阻将输入NMOS晶体管的串联匹配电阻和电容间的节点与输出晶体管的漏极相连接；输出晶体管的漏极接片外大电感，电感另一端接电源VDD ;超宽带驱动放大器，除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的栅极偏置节点均连接栅极补偿电容，补偿电容另一端接地，共三个；除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的漏极和源极间连接漏源补偿电容，共三个；所述超宽带功率放大电路与第一级的所述超宽带驱动级放大电路不同之处仅在于，采用先接隔直耦合电容后接匹配电阻形成超宽带输入电路匹配结构。
[0032]所述超宽带驱动级放大电路和所述超宽带功率放大电路的漏极电压分别通过两个片外电感LI和L2连接直流偏压VDD，电感至少为ΙΟΟηΗ。
[0033]为保证功率输出级得到最大的输出功率，需要更大的电压输出摆幅，所以本发明放大器采用共源四次串联分布式放大结构，通过多级电阻分压式结构进行直流馈电。与采用变压器的分布式超宽带功放结构相比，多级电阻分压式结构可以大大节省芯片的面积。
[0034]在整个共源四次串联分布式放大结构的功放电路中，NMOS管的尺寸和其他直流馈电电阻、补偿电容、反馈电阻的大小是综合考虑的整个电路的增益、带宽和输出功率等各项指标后决定的。通过后期的版图设计与合理布局，可以更好地实现所要求的各项指标，实现 在0.1?5GHz的宽带条件下的高功率输出能力、高功率增益、良好的输入输出匹配特性、芯 片面积小且成本低。
[0035]下面结合附图对本发明电路作进一步详细的说明。
[0036]如图1所示，本发明的超宽带CMOS射频功率放大器采用的是两级的放大结构。第 一级为超宽带驱动级，用于实现电路的超宽带增益；第二级为超宽带功率输出级，可以保 证整个电路较大的超宽带功率输出，实现射频信号的最终放大。整个电路VDD可统一采用
3.3V或5V的直流电源供电。
[0037]图2为基于图1所示的CMOS工艺下的具体实施电路图。
[0038]射频输入信号通过输入端Vin进入电路，通过匹配电阻R1，隔直耦合电容Cml，从 晶体管M4栅极进入第一级驱动功率级，经过功率放大后，从晶体管Ml的漏极输出，经过隔 直耦合电容Cm2和串联匹配电阻R14，从晶体管M8的栅极进入第二级功率放大级，经过功率 放大后从晶体管M5的漏极输出，通过隔直耦合电容Cout到达输出端，完成功率放大。
[0039]本实施例中的第一级超宽带驱动级放大器的具体结构如下:
[0040]由四个晶体管Ml、M2、M3、M4串联相接，即晶体管Ml的源极连接M2的漏极，M2的 源极连接M3的漏极，M3的源极连接M4的漏极，M4的源极接地，该串联相接结构的交流输入 信号从M4的栅极流入，到Ml的漏极流出。
[0041]五个电阻R3，R4，R5，R6，R7串联，该串联分压结构为每个晶体管的栅极提供电阻 分压式偏压，同时，R3为电阻式负反馈，为Ml的漏极和栅极间形成反馈通路，从而改善电路 的带宽等指标。
[0042]由四个晶体管M1、M2、M3、M4的栅极电容Cgs及额外的栅极补偿电容Cl，C2，C3进 行容性电压分配。Cl，C2, C3的取值经过精确的分析计算，可以使得Ml、M2、M3、M4每个晶 体管的漏源电压Vds、栅源电压Vgs、漏栅电压Vdg实现相位同步，从而实现了 Ml、M2、M3、M4 晶体管的交流信号的同步叠加，因此，每个M1、M2、M3、M4晶体管的交流小信号叠加为Ml到 M4串联结构整体的交流大信号。简言之，M1、M2、M3、M4每个晶体管的交流小信号串联到一 起，由于相位同步，小信号叠加为大信号。因为Ml到M4的串联结构电压摆幅加大(单个晶 体管的4倍)，串联电流不变(Ml到M4串联结构，假设流过的电流不变时)，所以该结构可以 工作于大电压摆幅及大功率信号下(单个晶体管的4倍)。由于该结构可以工作于大的电压 摆幅特性，因此可以突破常规CMOS工艺的击穿电压的限制。
[0043]三个电容C4、C5、C6构成漏源补偿电容，其中电容C4连接于Ml的漏源两端，C5连 接于M2的漏源两端，C6连接于M3的漏源两端，用以平衡Ml到M4串联结构的高频栅极泄漏 (gate leakage)，从而保证该电路结构在高频时(<6GHz)也可以正常工作。因为，频率较低 时(<3GHz)，Ml、M2、M3、M4晶体管的相位一致性较好；高频时(>3GHz)，M1、M2、M3、M4晶体管 间的相位一致性敏感度变高，栅极补偿电容C1，C2，C3产生轻微的栅极泄漏就可以使得Ml、 M2、M3、M4晶体管的相位一致性受到破坏，交流小信号叠加时功率损耗加大，降低功率增益。 通过漏源补偿电容C4、C5、C6产生漏源交流反馈，可以平衡栅极泄漏，具体为C4平衡Cl造 成的高频栅极泄漏，C5平衡C2造成的高频栅极泄漏，C6平衡C3造成的高频栅极泄漏，从而 实现了晶体管的相位平衡，保证了 Ml到M4串联结构的高频增益。
[0044]由于Ml到M4串联结构的功率大小不变，电压偏置为单个晶体管的4倍，电流不变，因此，该串联结构的输出最佳负载阻抗为单个晶体管输出最佳负载阻抗的4倍。一般来说，单管功率放大器的输出最佳负载阻抗为低阻抗(例如12欧姆)，需要额外的阻抗匹配结构进行输出电路的50欧姆匹配设计。采用Ml到M4串联结构的功率放大器的最佳输出负载阻抗为单管的4倍(12欧姆*4 ^ 50欧姆)，更加接近于50欧姆，因此不需要额外的匹配电路，就可以实现较好的超宽带的输出电路阻抗匹配。
[0045]输入电路部分采用反馈电阻R2、匹配电阻Rl和隔直耦合电容Cml，实现输入电路结构的宽带匹配。常规的RLC匹配中需要采用电感，但是片上电感面积较大，为了实现面积的小型化，避免采用电感进行匹配设计。
[0046]本实施例中的第二级放大电路采用与上述第一级类似的结构，具体结构如下:
[0047]由四个晶体管M5、M6、M7、M8串联相接，即晶体管M5的源极连接M6的漏极，M6的源极连接M7的漏极，M7的源极连接M8的漏极，M8的源极接地，该串联相接结构的交流输入信号从M8的栅极流入，到M5的漏极流出。
[0048]五个电阻R8，R9，RIO, Rll，R12串联形成串联分压结构，从而为每个晶体管的栅极提供电阻分压式偏压，同时，R8为电阻式负反馈，为M5的漏极和栅极间形成反馈通路。
[0049]由四个晶体管M5、M6、M7、M8的栅极电容Cgs及额外的栅极补偿电容C7，C8，C9，进行容性电压分配。
[0050]三个电容C10、C11、C12构成漏源补偿电容，其中，电容ClO连接于M5的漏源两端，Cll连接于M6的漏源两端 ，C12连接于M7的漏源两端，用以平衡M5到M8串联结构的高频栅极泄漏。
[0051]第二级超宽带功率级放大电路的输入部分采用反馈电阻R13、匹配电阻R14和隔直耦合电容Cm2，实现良好的级间宽带匹配。与前级类似，第二级超宽带功率级放大电路的后级输出电路不需要额外的匹配电路，就可以实现较好的超宽带的输出电路阻抗匹配。
[0052]本发明中的两级放大器的漏极电压通过片外大电感LI和L2连接直流偏压VDD，整体两级功放的片外输入隔直稱合电容为Cin,片外输出隔直稱合电容为Cout。
[0053]通过调整晶体管Ml~M8的尺寸大小，偏置及反馈电阻Rl~R14的电阻值大小，补偿电容Cl~C12的大小，可以使本发明的整个放大器电路在0.1~5GHz超宽带频段内实现输入及输出良好的阻抗匹配、高功率增益、良好的功率增益平坦度，且整个功放电路面积很小、成本低。
[0054]尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的【具体实施方式】，上述的【具体实施方式】仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以作出很多变形，这些均属于本发明的保护之内。
【权利要求】
1.一种0.1?5GHz超宽带CMOS功率放大器，其特征在于， 包括输入匹配电路、超宽带驱动级放大电路、超宽带功率放大电路和输出隔直电路，所述超宽带驱动级放大电路和超宽带功率放大电路均为有源二端口放大网络； 所述输入匹配电路由输入端片外隔直电容、匹配电阻、反馈电阻和隔直耦合电容构成； 所述输出隔直电路由隔直耦合电容构成； 所述超宽带驱动级放大电路用于实现放大器的超宽带驱动功率增益，以保证放大器的超宽带Sll参数匹配； 所述超宽带驱动级放大电路包括四个NMOS管，一个电流偏置电路和输入片外隔直电容；四个NMOS晶体管按照源极连接漏极的方式顺次串接，四个NMOS晶体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS晶体管的栅极连接到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号输入，最上方的NMOS晶体管的漏极作为交流信号输出；输入NMOS晶体管的输入电路采取串联匹配电阻和电容的方式进行匹配，同时采用一个反馈电阻将输入NMOS晶体管的串联匹配电阻和电容间的节点与输出晶体管的漏极相连接；输出晶体管的漏极接片外大电感，电感另一端接电源VDD ;超宽带驱动放大器，除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的栅极偏置节点均分别连接一栅极补偿电容，补偿电容另一端接地；除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的漏极和源极间均分别连接一漏源补偿电容； 所述超宽带功率放大电路包括四个NMOS管，一个电流偏置电路和输入片外隔直电容；四个NMOS晶体管按照源极连接漏极的方式顺次串接，四个NMOS晶体管的栅极偏置采用五个电阻构成的多级电阻分压式结构，每个NMOS晶体管的栅极连接到相应的电阻分压节点上，最下方的NMOS晶体管的栅极作为交流信号输入，最上方的NMOS晶体管的漏极作为交流信号输出；输入NMOS晶体管的输入电路米取串联匹配电阻和电容的方式进行匹配，同时米用一个反馈电阻将输入NMOS晶体管的串联匹配电阻和电容间的节点与输出晶体管的漏极相连接；输出晶体管的漏极接片外大电感，电感另一端接电源VDD ;超宽带驱动放大器，除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的栅极偏置节点均分别连接一栅极补偿电容，补偿电容另一端接地，；除最下方的输入NMOS晶体管外，其余三个NMOS晶体管的漏极和源极间均分别连接一漏源补偿电容；所述超宽带功率放大电路中采用先接隔直耦合电容后接匹配电阻形成超宽带输入电路匹配结构； 所述超宽带驱动级放大电路和所述超宽带功率放大电路的漏极电压分别通过两个片外电感LI和L2连接直流偏压VDD，电感至少为ΙΟΟηΗ。
【文档编号】H03F3/20GK103595359SQ201310487317
【公开日】2014年2月19日 申请日期:2013年10月17日 优先权日:2013年10月17日
【发明者】马建国, 邬海峰, 王立果, 周鹏, 刘建利 申请人:天津大学