一种输入驱动的多米诺电路设计的制作方法
【专利摘要】本发明涉及一种输入驱动的多米诺电路设计，并对多米诺电路进行结构优化，去除时钟晶体管，由组合的输入数据代替时钟信号，从而实现动态功耗减少，电路减少了晶体管数目从而缩短了工作时间提高了电路性能、减小了电路版图面积；本发明有效地解决了由时钟引起的高功耗问题，它使电路去除了时钟信号，用组合输入代替时钟信号，这样可以大大减少晶体管打开与关断的次数，从而有效的降低电路的动态功耗、减小芯片版图面积。
【专利说明】一种输入驱动的多米诺电路设计
【技术领域】
[0001]本发明涉及一种多米诺电路，属于电路设计领域，尤其涉及一种输入驱动的多米诺电路设计。
【背景技术】
[0002]目前，集成电路工艺水平日益提高，半导体器件的工艺尺寸不断减小，芯片集成度不断提高，单片芯片上可集成的功能单元不断增加，由此导致电路的总功耗越来越高。此夕卜，以电池供电的便携式电子产品的应用日渐广泛，如掌上电脑、手机、笔记本电脑等。电池供电时间缩短和电路热效应现象越来越严重，电路功耗问题成为电路设计的关键性问题，特别是超大规模集成电路设计的功耗问题已经无法回避。在集成电路工艺进入深亚微米和超深亚微米后，功耗问题成为大规模集成电路设计领域中继性能、面积后的又一关键性问题，因此，针对低功耗技术的研究已具有极其重要的地位。如图1所示，传统多米诺电路包括四部分，一个时钟PMOS晶体管Mp、一个时钟NMOS晶体管Me和PDN以及一个反相器;MP的源极连接电源电压，Mp的漏极连接PDN的漏极；PDN的源极连接M6的漏极，M6的源极连接地；反相器的输入端连接Mp的漏极，反相器的输出端作为传统多米诺逻辑电路的输出端。Mp、Me和PDN的栅极作为电路的输入端，PDN的栅极连接输入数据，Mp和Me的栅极连接时钟信号CLK ;当CLK=O时结点I被PMOS管Mp预充至VDD。在此期间，NMOS求值管Me关断，下拉路径不工作；当CLK=I时预充电管Mp关断，求值管札导通。输出根据输入值和下拉拓扑结构的情况有条件放电；在工作过程中，多米诺的时钟功耗很大，特别是因为结点I会频繁的充放电；业已提出了诸多降低多米诺电路功耗的方法，如多电源电压技术、门控时钟技术、P型网络技术、电荷自补偿技术和窄脉冲技术等，但是，对于多米诺电路，大量功耗消耗在时钟网络，而以上这些技术并没有针对时钟信号进行优化，对功耗的抑制作用十分有限。
【发明内容】
[0003]本发明的目的在于提供了一种输入驱动的多米诺电路设计，并对多米诺电路进行结构优化，去除时钟晶体管，由组合的输入数据代替时钟信号，从而实现动态功耗减少，电路减少了晶体管数目从而缩短了工作时间提高了电路性能、减小了电路版图面积。
[0004]为实现上述目的，本发明采用的技术方案为一种输入驱动的多米诺电路设计，电路有两个工作阶段，预充阶段和求值阶段，这与传统多米诺电路相同；不同在于时钟信号由输入数据组合代替；对于传统Footless型多米诺电路，在预充阶段，所有的输入必须为低电平使PDN截止，从而保证动态结点预充至高电平；输入驱动的多米诺电路利用传统Footless型多米诺电路的这一特点，在预充阶段，采用一个低电平信号或一组低电平信号代替时钟信号，当此输入信号为高电平时，求值阶段开始；输入驱动的多米诺电路去除了时钟信号，该电路包括三部分即预充电PMOS管组成的PUN、PDN和一个反相器；预充电PUN通过PDN得到，根据PDN中支路条数，每条支路中选取任意一个控制PUN的输入数据，用此输入数据同时控制PMOS管，由PMOS管串联成为预充电PUN ;预充电PUN的源极连接电源电压，预充电PUN的漏极连接TON的漏极；PDN的源极连接地；反相器的输入端连接I3DN的漏极，反相器的输出端作为输入驱动的多米诺电路的输出端；预充电PUN和PDN的栅极作为电路的输入端，连接输入数据；当控制预充电PUN的输入数据为低电平时，预充电PUN导通，结点I被PMOS管预充至VDD ;而相同于PMOS管的输入数据也控制了 I3DN中每条之路中的一个NMOS管，所以下拉路径不工作；当控制预充电PUN的输入数据为高电平时，预充电PUN关断，相同输入数据控制PDN中的NMOS管导通，输出根据输入值和PDN中其他NMOS管导通情况有条件放电。因此，输入驱动的多米诺电路去除了时钟信号和时钟晶体管，对功耗有更好的抑制作用，降低了动态功耗。
[0005]与现有技术相比，本发明具有如下有益效果。
[0006]本发明有效地解决了由时钟引起的高功耗问题，它使电路去除了时钟信号，用组合输入代替时钟信号，这样可以大大减少晶体管打开与关断的次数，从而有效的降低电路的动态功耗、减小芯片版图面积。
【专利附图】
【附图说明】
[0007]图1为传统多米诺电路示意图。
[0008]图2为多输入驱动的多米诺电路示意图。
[0009]图3a传统多米诺“与”逻辑电路图。
[0010]图3b优化后输入驱动的多米诺“与”电路图。
[0011]图4a为传统多米诺电路多输入0UT=A*B*C+D*E*F电路示意图。
[0012]图4b优化后多米诺电路多输入0UT=A*B*C+D*E*F电路示意图。
【具体实施方式】
[0013]以下将结合附图对本发明作进一步说明。
[0014]如图2所示为多输入驱动的多米诺电路示意图，输入驱动的多米诺电路去除了时钟信号，其电路包括三部分即预充电PUN、PDN和一个反相器；预充电PUN通过PDN得到，根据TON中支路条数，每条支路中选取任意一个控制NMOS管的输入数据，用此输入数据同时控制PMOS管，由PMOS管串联成为预充电PUN ;预充电PUN的源极连接电源电压，预充电PUN的漏极连接PDN的漏极；PDN的源极连接地；反相器的输入端连接PDN的漏极，反相器的输出端作为输入驱动的多米诺电路的输出端；预充电PUN和PDN的栅极作为电路的输入端，连接输入数据；当控制预充电PUN的输入数据为低电平时，预充电PUN导通，结点I被PMOS管预充至VDD ;而相同于PMOS管的输入数据也控制了 I3DN中每条之路中的一个NMOS管，所以下拉路径不工作；当控制预充电PUN的输入数据为高电平时，预充电PUN关断，相同输入数据控制PDN中的NMOS管导通，输出根据输入值和PDN中其他NMOS管导通情况有条件放电。
[0015]根据上述多米诺电路结构优化过程，以一个2输入“与”逻辑门为例，传统多米诺电路和输入驱动的多米诺电路如图3(a)?3(b)所示。
[0016]传统多米诺“与”逻辑电路如图3 (a)所示，包括I个PMOS晶体管PM1, 3个NMOS晶体管Wp NM2, NM3,以及一个反相器JM1的源极连接电源电压，PM1的漏极连接NM1的漏极；NM1的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极连接地；反相器的输入端连接NM1的漏极，反相器的输出端作为传统多米诺与门逻辑电路的输出端JMpWpNMyNM3的栅极作为电路的输入端，W1和NM2的栅极连接输入数据，分别为输入A和输入B，PM1和NM3的栅极连接时钟信号CLK ;基于传统多米诺电路优化后的输入驱动的多米诺“与”电路如图3 (b)所示，包括I个PMOS晶体管PM1, 2个NMOS晶体管匪。NM2,以及一个反相器；ΡΜ^的源极连接电源电压，PM1的漏极连接W1的漏极的源极连接NM2的漏极，NM2的源极连接地；反相器的输入端连接的漏极，反相器的输出端作为输入驱动的多米诺与门逻辑电路的输出端的栅极作为电路的输入端，PM1和NM1的栅极连接输入数据A，代替时钟信号，NM2的栅极连接输入数据B ;优化后的多米诺电路不再存在时钟信号。
[0017]根据上述多米诺电路结构优化过程，多输入0UT=A*B*C+D*E*F逻辑，传统动态逻辑电路和输入驱动的多米诺电路如图4(a)~4(b)所示。
[0018]传统多米诺电路0UT=A*B*C+D*E*F如图4 (a)所示，包括I个PMOS晶体管PM1, 7个NMOS晶体管NM1' NM2, NM3> NM4, NM5, NM6, NM7,以及一个反相器JM1的源极连接电源电压，PM1的漏极连接NM1和NM4的漏极；一条支路NM1的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极连接NM7的漏极，NM7的源极接地；另一条支路NM4的源极连接NM5的漏极，NM5的源极连接NM6的漏极，NM6的源极连接NM7的漏极；反相器的输入端连接NM1和NM4的漏极，反相器的输出端作为传统多米诺电路0UT=A*B*C+D*E*F的输出端；PMp NM1' NM2, NM3> NM4,ΝΜ5、ΝΜ6、ΝΜ7的栅极作为电路的输人端，NMpNMyNMrΝΜ4、ΝΜ5和NM6的栅极连接输人数据，分别为输入Α、输入B、输入C、输入D、输入E和输入F，PM1和NM7的栅极连接时钟信号CLK ；如图4 (b)所示为基于传统多米诺电路优化后的输入驱动的多米诺电路0UT=A*B*C+D*E*F包括2个PMOS晶体管PM1和PM2,6个NMOS晶体管NMpNM^NMyNMpNMpNM6,以及一个反相器JM1的源极连接电源电压，PM1的漏极连接PM2的漏极，PM2的漏极连接NM1和NM4的漏极?’一条支路NM1的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极接地；另一条支路NM4的源极连 接NM5的漏极，NM5的源极连接NM6的漏极，NM6的源极连接NM3的源极；反相器的输入端连接和NM4的漏极，反相器的输出端作为输入驱动的多米诺电路0UT=A*B*C+D*E*F的输出端；优化后的多米诺电路不再存在时钟信号，下拉路径减少了 NMOS管数量。
【权利要求】
1.一种输入驱动的多米诺电路设计，其特征在于:该输入驱动的多米诺电路去除了时钟信号，其电路包括三部分即预充电PMOS管组成的PUN、PDN和一个反相器；预充电PUN通过PDN得到，根据PDN中支路条数，每条支路中选取任意一个控制NMOS管的输入数据，用此输入数据同时控制PMOS管，由PMOS管串联成为预充电PUN ;预充电PUN的源极连接电源电压，预充电PUN的漏极连接I3DN的漏极；PDN的源极连接地；反相器的输入端连接I3DN的漏极，反相器的输出端作为输入驱动的多米诺电路的输出端；预充电PUN和PDN的栅极作为电路的输入端，连接输入数据；当控制预充电PUN的输入数据为低电平时，预充电PUN导通，结点I被PUN预充至VDD ;而相同于PUN的输入数据也控制了 I3DN中每条之路中的一个NMOS管，故下拉路径不工作；当控制预充电PUN的输入数据为高电平时，预充电PUN关断，相同输入数据控制PDN中的NMOS管导通，输出根据输入值和PDN中其他NMOS管导通情况有条件放电。
2.根据权利要求1所述的一种输入驱动的多米诺电路设计，其特征在于:以一2输入“与”逻辑门为例，传统多米诺“与”逻辑电路包括I个PMOS晶体管PM1, 3个NMOS晶体管NMpNMyNM3,以及一个反相器JM1的源极连接电源电压，PM1的漏极连接NM1的漏极的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极连接地；反相器的输入端连接NM1的漏极，反相器的输出端作为传统多米诺与门逻辑电路的输出端PM1、匪PNMyNM3的栅极作为电路的输入端，匪:和NM2的栅极连接输入数据，分别为输入A和输入B，PM1和NM3的栅极连接时钟信号CLK ;基于传统多米诺逻辑电路优化后的输入驱动的多米诺“与”电路包括I个PMOS晶体管PM1, 2个NMOS晶体管NMpNM2,以及一个反相器PM1的源极连接电源电压，PM1的漏极连接W1的漏极。W1的源极连接NM2的漏极，NM2的源极连接地；反相器的输入端连接NM1的漏极，反相器的输出端作为输入驱动的多米诺与门逻辑电路的输出端；ΡΜρNMpNM2的栅极作为电路的输入端，PM1和NM1的栅极连接输入数据A，代替时钟信号，NM2的栅极连接输入数据B ;优化后的多米诺电路不再存在时钟信号； 根据上述多米诺逻辑电路结构优化过程，多输入0UT=A*B*C+D*E*F逻辑，传统多米诺逻辑电路 0UT=A*B*C+D*E*F 包括 I 个 PMOS 晶体管 PM1, 7 个 NMOS 晶体管 NM1' NM2, NM3> NM4,NM5、NM6、NM7，以及一个反相器PM1的源极连接电源电压，PM1的漏极连接NM1和NM4的漏极；一条支路NM1的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极连接NM7的漏极，NM7的源极接地；另一条支路NM4的源极连接NM5的漏极，NM5的源极连接NM6的漏极，NM6的源极连接NM7的漏极；反相器的输入端连接NM1和NM4的漏极，反相器的输出端作为传统多米诺电路 0UT=A*B*C+D*E*F 的输出端 JM1' NM1' NM2、NM3> NM4, NM5、NM6, NM7 的栅极作为电路的输入端，NMp匪2、NM3> NM4, NM5和NM6的栅极连接输入数据，分别为输入A、输入B、输入C、输入D、输入E和输入F，PM1和NM7的栅极连接时钟信号CLK ;基于传统多米诺电路优化后的输入驱动的多米诺电路0UT=A*B*C+D*E*F包括2个PMOS晶体管PM1和PM2,6个NMOS晶体管NMp NM2, NM3> NM4, NM5, NM6,以及一个反相器。PM1的源极连接电源电压，PM1的漏极连接PM2的漏极，PM2的漏极连接NM1和NM4的漏极；一条支路NM1的源极连接NM2的漏极，NM2的源极连接NM3的漏极，NM3的源极接地；另一条支路NM4的源极连接NM5的漏极，NM5的源极连接NM6的漏极，NM6的源极连接W3的源极；反相器的输入端连接W1和NM4的漏极，反相器的输出端作为输入驱动的多米诺电路0UT=A*B*C+D*E*F的输出端；优化后的多米诺电路不再存在时钟信号，下拉路径减少了 NMOS管数量。
【文档编号】H03K19/017GK103701451SQ201310689639
【公开日】2014年4月2日 申请日期:2013年12月16日 优先权日:2013年12月16日
【发明者】汪金辉, 王莉娜, 侯立刚, 宫娜, 杨泽重, 王艳丰 申请人:北京工业大学