偏置有效可见阻抗负载的具有信号跟随器控制的高速开关的制作方法与工艺

本发明的各方面涉及一种高速开关，特别地，涉及可运用于复用器电路的高速开关。

背景技术：
对于电子设备和电子通信中更高数据速率和带宽的要求持续出现。特别地，在数字信号传输标准中的数据速率一直在增大。例如，USB3.0标准现在支持5Gb/s的传输速率，PCIExpress(如3.0)的最近版本包括了传输速率为8Gb/s，而Thunderbolt接口大约运行于10Gb/s的速率。这些标准正在向10Gb/s以外演进，并有望持续增长。随着通信速度的增长，开关电路在满足关于这类通信的带宽、损耗和其他特性方面的需求时已经变得很困难。场效应晶体管(FET)宽频带宽开关，如基于晶体管的开关，作用为具有额外寄生电容的受控电阻。低导通电阻、高关断电阻和低电容是比较希望得到的，但可能由于通过基于晶体管的开关的信号电压水平而受到限制。降低导通电阻和开关电容，同时得到所希望的电压信号水平，存在着挑战。例如，增大晶体管的面积可能会减小电阻，但会增大电容，从而电阻和电容的产品结果几乎保持不变。其他用于减小这种电阻-电容产品的方法可能对所得到的信号电压产生负面影响。作为这类需求的一种例子，对于无缓冲的电信号的复用来说，高性能电流开关是必需的元件。电流复用器的一个重要好处在于：它是双向、透明的，且概念简单，只要开关特性不显著地影响到信号，它可以为虚拟地扩展端口数量提供很多可能性。在一至二的复用器电路中，高速数据路径涉及电流开关的配置，其中利用晶体管电路的控制端口(如栅极)来选择性地通过或阻止在信号通信(如源极/漏极)晶体管终端之间的信号，以将一个信号端口连接到两个其他端口中的一个。例如，在FET中，栅极用于选择性地控制源极/漏极终端运行于接通状态(导通/信号传输)或关断状态。这种基本的复用器配置也可以适应于更为复杂的信号中转而扩展到N至M端口的设计。存在越来越多的对于涉及更复杂的信号中转配置和/或更高速度信号开关性能且保持信号不退化的应用的需求。这些应用通常指定信号的复用具有更高的速度(例如接近并超过10Gbps)，并在复用器电路中具有更多的复用路径，或利用复用器电路的级联。利用开关中常用的基于FET的技术，本发明的各个方面涉及解决在现有技术中的各种需求和限制。所述基于FET的需求和限制包括显著的寄生电容和有限的漏-源电导率，二者都与FET晶体管的宽度成比例，并限制性能。以基于MOSFET晶体管的开关为例，其Ron*Cpar度量(由设计的固有电阻与电容定义的导通状态RD时间常数)是用于衡量性能的一个重要度量指标。由于技术演进所引起的特征尺寸的下降，该度量会随着技术的每次演进(或“技术节点”)而典型地出现改进。关于更高信号电压的持续问题意味着先进的FET晶体管不能使用，尽管它们可以提供所需要的速度性能，但可能被击穿。比如，在这种高速开关应用中，通常地都会使用3.3V的电压水平来进行信号扩音器。相较之下，如栅长为120nm的CMOS型FET器件只能耐受约1.2V的电压，对于更小的特征尺寸的器件而言则更低。为解决这些问题而避免使用复杂结构的更厚氧化物器件具有更长的栅长，但却具有更差的性能。在CMOS工艺中，经典的开关结构是选通栅，其满幅工作，但根据信号水平却具有相对较差的RC度量和非线性电阻。CMOS技术同样显示，互补的晶体管(通常为NFET)中的一个比另一个的性能更佳；这倾向于将所支持的信号电压的范围限制在开关的最大栅驱动的一部分，且不会减少信号水平的非线性。

技术实现要素：
本发明描述、在部分情况下展示了涉及开关电路的实施方式，该开关电路适用于多种场合，并可解决包括以上所述的各种挑战。例如，在部分实施方式中，本发明涉及：FET开关的第四(背栅)端被配置为在栅跟随信号开关结构中跟随信号，其中源极和漏极结电容影响性能，从而本发明使得开关具有显著改善的带宽、反馈损失和线性度。部分实施方式还可以利用本发明的FET开关来选择和复用射频信号。本发明的各方面涉及减小源极和漏极结电容的寄生电容的装置(如电路和系统)和方法，从而使得开关的性能得以显著提升。根据部分实施方式，本发明当栅极电容被用来使得栅极跟随信号(如本发明讨论的信号)时，可以降低产生影响的寄生电容，并几乎不增加源极节点和漏极节点的负载。已经理解的是，与栅极节点相关的寄生电容主导此种信号负载，从而本发明的各方面涉及利用一种开关结构，其中所述寄生电容相对于信号而言变得极大地不可见，剩下的最为主导的限制性能的因素源自于与结有关的电容。与本发明的开关结构的详细/经验性的实施方式有关，已经发现：通过适当地解决所述剩余的限制性能的因素，可以实现极大的性能提升，大约在5-10倍的数量级，且在很多例子中，能得到极大的性能余量。根据更为具体的方面，本发明提供了减小有效可见电容的方法，其与实际的物理电容相对。根据这些方面，可以通过抵消有效信号负载来实现，有效信号负载归因于特定的寄生(固有)电容，包括例如剩余的限制性能的源极和漏极结电容。上述负载是通过在源极和漏极结电容的另一端上的控制信号(“跟随器信号”)来抵消的，该控制信号或跟随器信号追踪于在源-漏终端之间传输的信号。通过这种方法，该电路通过减小或最小化根据整体寄生电容的差分信号，来提供一种鲁棒的抵消，以减小或消除通过沟道(在源极端和漏极端之间)的信号的负载。尽管这种方法未必可以完美地解决，但是当源极和漏极结电容上有10％的信号可见时，电容性负载就可以实现成十倍的降低。在更为具体的示例性实施方式中，本发明涉及一种高速通信电路(如包括印刷电路板和芯片实现的电路，如位于印刷电路板上的逻辑电路和复用器)。通信电路提供数据链路，用于从初级通道上通过基于FET的电路将高速信号切换一个或多个次级通道中的一个上。该基于FET的开关电路包括FET晶体管，FET晶体管具有栅极端、背栅端、源极端和漏极端，基于FET的开关配置为在栅极端响应于控制信号。开关可配置为运行于信号通过模式，以及在所选的可选项时运行于另一(信号阻断)模式。在信号通过模式中，(高速)信号通过在源极端和漏极端之间耦合信号的一部分而被通过，信号的另一部分则由于与基于FET的开关有关的固有电容的交流耦合而被分流。开关通过实质性地阻断或减小信号在源极端和漏极端之间的传输而运行于另一模式，这种阻断或减小使得通过沟道有效运用信号变得无效的地步。为抵消由与基于FET的开关相关的固有电容所引起的负载，偏置电路配置为以跟随器信号偏置FET晶体管的背栅端。以上的讨论并不应视为描述了本发明的每一种实施方式或所有实施例。以下的附图和描述同样示出了各种实施方式。附图说明以下将结合附图对于本发明的实施方式进行进一步详细地描述，其中：图1A所示的是根据本发明一种实施方式的开关电路，其包括了一个示例性的开关，开关选择性地耦合初级和次级数据链路，其具有偏置电路，用于抵消由于特定的固有电容引起的负载，固有电容包括与开关有关的源极和漏极结电容；图1B所示的是根据本发明一种实施方式的开关电路，其包括了一个示例性的开关，开关选择性地耦合初级和次级数据链路，其具有与前述类似的偏置电路，用于抵消由于固有电容引起的负载；图2所示的是根据本发明的另一示例的实施方式的开关电路，该开关电路包括MOSFET开关可用于响应于栅驱动偏置电路而选择性地耦合源极端和/或漏极端的高速信号，栅驱动偏置电路用于抵消与FET有关的固有电容所引起的负载；图3(包括互相关联的3A、3B、3C和3D部分)所示的是根据本发明一种示例的实施方式的一种N型MOSFET开关电路(3A)，具有与图2所示的电路类似的构造；以及该N型MOSFET开关电路的展示模型(3B)，以及其在接通状态情况下的扩展形式(3C)和关断状态情况下的扩展形式(3D)；图4A所示的是一种所图2所示的开关电路结构，但还示出了在漏极和背栅之间与源极和背栅之间的特定的固有电容，其典型地由源极和漏极结电容主导；以及用于将固有电容向衬底偏置的信号，以及由驱动器提供的跟随器信号；图4B所示的是根据本发明另一种示例的实施方式的另一种高速MOSFET开关，其与图4A所的类似，但具有电阻性耦合到背栅端的偏置电路；图4C所示的是根据本发明另一种示例的实施方式的另一种高速MOSFET开关，其与图4A所示的类似，但具有配置为通过向衬底的电阻而为背栅端提供偏置信号的偏置电路；图4D所示的是根据本发明另一种示例的实施方式的另一种高速MOSFET开关，其与图4C所示的类似，但具有单独的通过电阻合到背栅的偏置电路；以及模型结电容，如对于三阱(有P型阱和深N型阱)；图4E所示的是根据本发明的一种实施方式的另一种高速MOSFET开关，其与图4D所示的类似，但具有另一种为深N型阱的偏置电路，也具有三阱的模型结电容(具有P型阱和深N型阱)；图5A所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如图4C所示的等效电路图；图5B所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如4D所示的涉及三阱的等效电路图；以及图5C所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如4E所示的涉及三阱的等效电路图。具体实施方式以下将通过附图中示例的说明详细阐述本发明的细节，本发明亦可适用各种变通与修饰。应当理解的是，本发明不局限于所描述的特定实施方式和示例。对于所属领域的技术人员而言，在不背离本发明的权利要求的范畴内可以作出多种具体变化，均应包含在本发明的范围内。此外，本申请全文中所指的“示例”仅为表述之用，非为限制。本发明的各方面涉及减小源和漏结电容的寄生电容的影响的装置(如电路和系统)和方法，以实现开关性能的显著提升。根据本发明的实施方式，本发明减小了有效寄生电容，寄生电容作为栅极电容存在，以利用背栅控制信号抵消开关性能的剩余的限制，并几乎不对源和漏节点造成负担。根据本发明的更具体的方面，还提供了一种减小有效可见电容的方法，有效可见电容与实际物理电容相对。根据本发明的一些方面，是通过抵消有效的信号负载，归因于寄生栅电容以及其他固有电容，包括例如剩余的限制性能的源和漏结电容，来实现上述目的的。上述负载是通过在电容器的另一端上的控制信号(“跟随器信号”)来抵消的，该控制信号或跟随器信号追踪于在源-漏终端之间传输的信号。根据本发明的另一实施方式，开关结构包括数据链路，数据链路通过一个基于FET的开关可切换地连接在沟道之间，基于FET的开关包括FET晶体管，FET晶体管包括栅极、背栅、源极和漏极终端。基于FET的开关配置为在栅极终端处通过运行于信号通过模式来响应控制信号，在信号通过模式下，通过在源极和漏极终端之间耦合信号的第一部分来在源极和漏极终端之间通过交流信号。在这种称为FET导通状态下，交流信号的另一部分通过基于FET的开关的固有电容两端的交流耦合而被丢弃(或因此而转向)。在另一种(阻断)模式下，开关运行为实质上阻断信号在源极端和漏极端之间的传输。偏置电路实现为利用跟随器信号来偏置FET晶体管的背栅端，从而抵消由FET的固有电容引起的负载，固有电容包括例如与栅极有关的电容和该FET特有的结电容。在很多开关结构中，源极结电容和漏极结电容分别连接到源极节点和漏极节点，而所述电容的另一端是由阱或衬底(典型地，连接到供电电压)形成的。结电容在信号上形成一个负载，由于需要将部分信号由FET开关的源极和/或漏极端驱动到背栅，在电容上的信号将会减小，例如欲在开关处于导通状态时通过开关的追踪相同的高速(交流)信号的跟随器信号。示例地，可以通过驱动器实现，或者通过被动地从背栅节点到信号节点之外的其他节点之间生成相比于背栅节点到信号节点的阻抗而言更高的阻抗(如可见的)来实现，或者二者的结合来实现。本发明既可用来减小信号负载，又可用于提升线性度。因为信号会去到基本的FET结构的四个端，背栅电压的变化得以大大减少，从而由于体效应引起的导通电阻变化也大大减小。在不同的实施方式中可以使用不同的偏置电路。例如，偏置电路可以利用驱动电路和/或被动电路来向开关电路的背栅提供交流和直流偏置信号。例如，在部分实施方式中，偏置电路配置为通过偏置信号(例如，通过开关的相应于高频(交流)信号的跟随器信号)驱动背栅端来偏置FET晶体管的背栅。跟随器信号不需要严格地跟随，例如电压/相位并不需要精确地跟随，因为本发明的实施方式可调整为优化跟随器信号的有效负载的抵消功用，以实现实质性的提升(如至少20％)。在部分实施方式中，背栅端可以利用交流和/或直流偏置信号驱动。用于驱动背栅端的电路的带宽可以限制频率范围，在其中电容得以有效地减小。在部分实施方式中，可以包括被动电路，用以被动地辅助于向背栅端提供跟随器信号。在一种示例的被动偏置电路中，对信号构成有效负载的阻抗包括与从背栅端看到的阻抗相串联的电容(从源极信号到背栅端)，该看到的阻抗不包括该电容。如果前述的后一阻抗增大，则所述负载从而可以减小，性能得以提升。被动偏置电路将引致背栅端对除了偏置信号来源之外的任何节点具有大阻抗。根据本发明的一种实施方式，偏置电路可配置为被动地向背栅端提供跟随器信号。在部分实施方式中，偏置电路配置为在跟随器信号之外还向背栅端提供直流偏置。在部分实施方式中，偏置电路配置为将背栅端向参考电压偏置，从而阻抗(从源极向漏极看到的)导致所需要的偏置信号(例如跟随器信号)被提供到背栅端。在部分特定的实施方式中，偏置的系列电阻朝向参考电压。在某些实施方式中，控制电路配置为在栅极端选择性地生成控制信号，以及控制模式和驱动电压施加到偏置电路上。在此情况下，取决于运行的控制模式，在背栅端发生了电压偏置。在部分实施方式中，基于FET的开关电路可以实现在各种半导体区域，以向背栅端提供偏置。例如，在一种实现方式中，开关电路包括多个在衬底的P型阱区域中的源区和漏区。在P型阱上包括栅区，处于源区和漏区中间，以形成一个或多个FET。在一些实施方式中，基于隔离的原因，具有不均等信号的开关被置于不同的P阱中，以避免产生隐含的耦合路径而引起额外的负载。P型阱区是P型区，FET的背栅端可在其中被偏置。也可包括其他区域，以利于向背栅端提供偏置信号。例如，在某些实施方式中，可以利用电阻性路径通过几个区域，如P型阱、衬底和隔离区，来向背栅端提供偏置信号。根据本发明的一种实施方式，该偏置电路在串联电阻路径内提供电阻，以通过P型阱将偏置信号传输到背栅端。根据本发明的一种实施方式，偏置电路提供第二电阻，第二电阻配置为偏置N型隔离层，N型隔离层在P型阱下围绕着P型阱。示例地，该N型隔离层可包括深N阱。可选地，可以利用SOI工艺形成具有隔离层的垂直隔离。请参考附图，图1A所示的是根据本发明一种实施方式的开关电路，其包括了一个示例性的开关，开关选择性地耦合初级和次级数据链路，其具有偏置电路，用于抵消由于固有电容引起的负载，固有电容包括与开关有关的源极和漏极结电容。图1A所示的开关电路是一种基于FET的开关，配置为响应于选择信号(如Sel)而在节点P1和P2(如FET开关的源极端和漏极端)之间提供数据链路。开关电路包括偏置电路102，偏置电路102配置为向FET开关提供电压，以抵消与开关有关的所述固有电容所导致的负载。如图1A所示的开关可以被连接为实现高速复用器开关。图1B所示的是两个开关电路，其配置为形成一个复用器，复用器选择性地将输入端口(如节点P1)耦合到初级输出端口或次级输出端口(如P2(a)和P2(b))中的一个。响应于选择信号(如Sel)，每个数据链路被选择性地耦合到相应的开关(例如图1A所示的开关)的输入端。如在图1A中所描述的，每个开关分别包括偏置电路(如112或114)，配置用于抵消由于上述电容引起的负载。根据这种设置，所述开关形成了一个1*2的复用器。所述设置还可以被扩展为具有额外的输入或输出端口的复用器。在这种扩展中，每个额外的开关都可以相似地包括相应的用于抵消开关的电容的负载的偏置电路。图1A和图1B所示的开关可以在多种不同的开关电路中实现。比如，在一些实施方式中，每个开关都可以实现为具有一个单独的FET。在其他一些实施方式中，也可安排多个FET来实现每个开关。例如，图2所示的是根据本发明的另一示例的实施方式的开关电路，该开关电路可用于响应于栅驱动偏置电路(图未示)而选择性地将源极端和/或漏极端的高速信号耦合到背栅，栅驱动偏置电路用于抵消与FET有关的固有电容所引起的负载。图2中的电路所示的是一种可以用来实现图1A和图1B中的开关的单个FET电路。该FET配置为响应于施加到FET的栅极上的信号而选择性地将交流信号在源极节点和漏极节点之间传输。偏置电路202配置为抵消FET的固有电容引起的负载。本发明的各实施方式中都适用数个开关电路，为描述与展示的简便，在此只参考单个MOSFET对各示例进行描述。可以理解的是，本发明的方法和教示(通常)也可以相似地适用于由其他形式的晶体管实现的开关，如MOSFET的其他设置和基于CMOS的开关。图3包括了四个相互关联的图示3A、3B、3C、3D。第一个图3A所示的是一种N型MOSFET开关电路，具有与图2所示的电路相似的构造。图3B所示的是图3A中的N型MOSFET开关电路的展示模式，其示出了MOSFET的源极、漏极、栅极和背栅端之间的寄生电容。图3C所示的是图3B的模型开关电路处于接通状态，其中由具有高电压的Vbias信号驱动栅极。相反地，图3D所示的是图3B中的模型开关电路处于关断状态，其中由具有低电压的Vbias信号驱动栅极。图4A所示的是一种如图2所示的开关电路结构，以及漏极与背栅、和源极与背栅之间的固有电容的示例，它们通常是由源极和漏极结电容所主导的；以及用于将固有电容向衬底区域偏置的信号。该开关包括偏置电路，偏置电路包括驱动器，驱动器配置为向MOSFET的背栅提供跟随器信号。如图4A所示，用于驱动背栅的跟随器信号示例地可以由源极或漏极端获得。MOSFET具有栅极、背栅、源极和漏极端，基于FET的开关配置为在栅极端响应控制信号。MOSFET配置为响应于控制信号而运行于信号通过模式和非通过模式。在信号通过模式下，通过在源极和漏极端之间耦合信号的第一部分来在源极和漏极端之间通过交流信号，而交流信号的另一部分由于基于FET的开关相关的固有电容上的交流耦合而被分流。在非通过模式下，信号在源极端和漏极端之间的传输实质上被阻断。偏置电路配置为利用跟随器信号来偏置MOSFET晶体管的背栅端。如上所述，跟随器信号向背栅端提供一个电压，其接近提供到背栅电容另一端的交流电压(如源极和漏极)。如此，与基于FET的开关相关的固有电容所引起的负载可以被抵消。在一些实施方式中，开关电路实现为包括偏置电路，偏置电路配置为助利于在提供直流偏置信号的同时还向MOSFET的背栅端提供一个交流偏置信号(如跟随器信号)。图4B所示的是根据本发明的一种实施方式的另一种具有偏置电路的MOSFET开关。图4B所示的开关与图4A所示的相似，但还包括一个电阻性耦合的偏置电路，偏置电路配置为助利于向背栅提供偏置信号。通过电阻性耦合的偏置电路提供直流偏置信号，通过MOSFET的固生电容提供(或驱动出)交流偏置信号。可以在不同的实现方式中利用不同的偏置电路来向MOSFET的背栅端提供跟随器信号。图4C至图4E所示的是根据本发明诸多实施方式的几种具有不同偏置电路的开关电路。其中图4C所示的是根据本发明另一种示例的实施方式的具有另一种偏置电路的高速MOSFET开关。该MOSFET开关与图4B中所示的相似，但具有配置为向背栅端(如节点B)提供直流偏置和跟随器信号的偏置电路。例如，DC偏置信号可以通过衬底通过电阻性路径提供。图4D所示的是根据本发明的另一种示例的实施方式的具有另一种偏置电路的高速MOSFET开关。该MOSFET开关与图4C中所示的相似，通过经电阻(R)向背栅施加第二直流偏置信号(Vbias2)来向背栅端(如节点B)提供直流偏置和跟随器信号。图4D中所示的模式还示出了背栅和深N阱之间的寄生电容(Cpwndnw)，例如对于三阱(具有P型阱和深N型阱)。图4E所示的是根据本发明的一种实施方式的另一种高速MOSFET开关。该MOSFET开关与图4D中所示的相似，但包括额外的偏置电路，以通过经电阻(图4E中的R)向背栅施加直流偏置电压(Vbias3)。例如，该Vbias3电压可以提供到深N型阱，如图4D的描述。图5A、5B和5C分别示出了图4C、4D和4E中配置为实现MOSFET开关的MOSFET半导体的截面。图5A、5B和5C所示MOSFET半导体中的每一个都包括多个位于衬底(如P衬底)的P阱(PW)中的源区和漏区。栅区包括在P阱上的源区和漏区之间。典型地，为了得到器件的所需方面的比率或为本发明的各实施方式而得到的与FET的背栅端的所需的耦合，MOSFET开关中的源区、漏区和栅区的数量可以增加或减少。P型阱区是P型区，背栅端可在其中被偏置。图5A所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如图4C所示的等效电路图。在本实施方式中，P型衬底和其中的P型电阻区域配置为通过电流以在位于P阱(PW)中的背栅端上发生直流电压偏置，在其路径中具有串联阻抗，从而辅助于抵消与基于FET的开关相关的固有电容所引起的负载。在这种结构中，结电容与电阻串联地位于P阱(PW)和衬底连接之间。从而，形成了一个高通滤波器，用于过滤通过衬底提供到P阱(PW)的偏置信号。在本示例中，通过包括额外的非低电阻性材料的路径长度，可以增加从P阱区(PW)的背栅端到其他节点的阻抗。例如，如图5A所示，在P阱的右边形成了P型阱接头(P-tap)。P-tap由衬底的一部分(PW-block)与P阱(PW)相分开。P阱阻断区域将消除P阱与P-tap之间的表面上的低阻抗路径(与衬底相比)，并增大串联阻抗。路径的电阻以及从而的偏置电压的强度依赖于PW由PW-block区与P-tap相隔的距离，以及衬底的电阻率。尽管在衬底中可得到的串联阻抗的最大值是有限的，但应当说明的是，由于典型的高速信号阻抗约为50欧姆，数百欧姆的串联阻抗已经可以提供实质性的改进。从而，只要寄生负载阻抗实质性地大于50欧姆，其对于信号的影响就有限。图5B所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如4D所示的涉及三阱的等效电路图。该布图与图5A所示的相似，但在开关的P阱(PW)中包括了第二P型阱接头。第二P-tap与P阱(PW)一起作为电阻性路径，配置为通过电阻(R)向P阱(PW)中的背栅端提供直流电压偏置(如Vbias2)，从而助利于抵消与基于FET的开关有关的固有电容所引起的负载。该额外的电阻(R)增加了对于偏置电压的阻抗，从而提升了跟随器的范围和精度。在一些实施方式中，P阱(PW)还可以与衬底相隔离。例如，如图5B所示，P阱通过N型阱环(在旁边环绕PW)和深N型阱(DNW)与衬底相隔离，深N型阱(DNW)形成于PW下方并与前述N型阱环相连，从而在P阱(PW)和衬底之间形成两道PN结屏障。由于没有通向衬底的替代的欧姆性路径，隔离的P阱区域可以在电路设计时通过高阻抗单独偏置。对于高频来说，信号负载阻抗由两个串联的电容构成，一个是从偏置信号至PW，另一个从PW到DNW，其中DNW连接到供电电压。在图5B的结构中，有两个隔离的阱，它们都可以分别地被单独偏置。如图5B中的电路模型所示，结电容耦合到P阱。P阱通过一个电阻性路径连接到Vbias2，以及通过另一个寄生结电容Cpwdnw与DNW串联。DNW连接到电压Vdd。在完全隔离P阱的实施方式中，PW/DNW结和DNW/衬底结包围整个器件，将会变得较大。然而，它们的电容却远小于源极和漏极结电容。其原因是电容性密度如掺杂水平通常非常小，而且没有栅效应。从而，有效的信号负载电容显著减小。一些实施方式可能使用其他隔离技术来增加对背栅端的阻抗。例如，可选地，使用SOI技术来将背栅端与衬底隔离。图5C所示的是MOSFET开关的一种示例的物理布图展示的截面图，并示出了如4E所示的涉及三阱的等效电路图。该布图与图5B所示的相似，但进一步地利用另一个偏置信号(Vbias3)偏置了N型阱和DNW。在这种结构中，P阱(PW)连接到Vbias2(通过第一电阻R)，并通过另一个寄生结电容Cpwdnw连接到DNW。DNW连接到Vbias3(通过第二电阻R)，并还通过另外一个寄生结电容Cdnwsub连接到衬底。偏置信号Vbias2经由通过P阱(PW)的第一电阻性路径被提供到P阱(PW)中的背栅。相比于MOSFET的PW、NW和DNW上自然存在的电阻，第一和第二电阻在所述路径上提供额外的电阻，所述路径用于提供偏置信号(Vbias2和Vbias3)。在一些实施方式中，可以使用电荷泵来向DNW提供偏置信号Vbias3。典型地，结可以承受的电压高于基本的FET结构，特别是低掺杂的P阱/DNW结和DNW/衬底结中。由于DNW偏置对于NFET开关的性能的影响甚微，其电压可以被电荷泵泵升到高电压水平，同时还保持低于击穿电压的安全限制。例如，FET的结可以被偏置到高达或高于供电电压Vdd(如3-10V)，只要其不超过击穿电压的安全限制范围。由于栅跟随信号开关结构典型地包括电荷泵，用于生成较高的供电电压来控制直流栅偏置，其可以被用于以更高的偏置电压来偏置DNW，该偏置电压高于其他可能得到的电压。在一些实施方式中，也可以可选地/额外地利用电荷泵来偏置P阱(如将P阱偏置到负电压)。在一些实施方式中，结的增大的反向偏置可用于改善高频下的关断状态隔离，以及降低另一个关断状态下连接的开关的信号负载，在彼等器件下，结电容在FET开关上形成容性通过的耦合路径。对于这种增大的反向偏置的进一步信号，可以参考MadanVemula等人申请的美国专利申请第13/835554号，名为“CROSSTALKMITIGATION”，该专利申请同时递交(并作为引用结合在本文中作为开关的FET栅上相关的偏置电压控制的参考)。部分实施方式还可进一步配置为偏置FET开关的栅，从而其栅和背栅都以跟随器信号被偏置。在该种实施方式中，高阻抗栅偏置电路从栅端和背栅端去除信号负载。这种偏置的各方面在公开号为2012/0146705的美国专利文献中有进一步的讨论(其作为引用结合在本文中作为相关的偏置电压控制的参考)。尽管本发明的各示例都结合单独的FET开关进行描述，本发明的实施方式对于利用许多个基于FET的开关的开关电路(如MxN复用器)而言同样适用。相似地，尽管本发明的各示例都参考N型FET进行描述，本发明的各实施方式对于利用P型FET实现的电路亦适用，在彼种情况下，各个电压和掺杂特性当然地不相同。相似地，所属技术领域的技术人员可以明了，所述的N型FET可以由互补型MOSFET(CMOS型FET)替换，其中跟随器信号以对偶的形式提供给CMOSFET结构中的每个互补的晶体管。进一步地，所述实施方式(及其可能的变化)还可以适用于SOI(绝缘体上硅)的实现方式。尽管本发明的各实施方式的示例是以FET晶体管进行描述的，本发明各实施方式也可以用其他包括结的技术来实现，只要其中减小结电容的影响有利于该应用。根据以上讨论和描述，所属技术领域的技术人员可以在无须严格遵从于前述实施方式和应用的情况下作出种种修改或变动。例如，在某些情况下本发明的实施方式在单独的附图中进行展示，但应当理解的是，尽管未必明确地在本发明的附图或说明书中指出，但其中一幅附图中的某些特征可以被结合到另一附图的特征中实施。再例如，在某些实现方式中，源极和漏极连接可以互换。此等修改并不背离本发明的真实精神和范围，以及附后的权利要求所述的范围。