电流反馈运算放大器的制造方法

电流反馈运算放大器的制造方法
【专利摘要】本发明涉及电流反馈运算放大器。公开了一种集成的、全差分、电流反馈跨导运算放大器电路。该电路可以被配置为类—AB、低阻抗的输入级，被变频、轨到轨的输出级跟随。在没有消耗额外直流电源情况下，为提升该放大器的开环跨导增益，在该输入级与增益增强级都使用相同的偏置电流，并且作为它的负载。该增益级可以直流或者交流耦合到放大器的输入。在直流耦合的情况，输出共模反馈回路可以被用作在该放大器中提供合适的工作电压。
【专利说明】电流反馈运算放大器
[0001] 优先权申请的援引并入
[0002] 在提交本申请的申请数据表（ADS)予以确定的任何与所有外国或国内优先权声 明的申请，在此通过37CFR1. 57被援引并入。

【背景技术】
[0003] 运算放大器是广为人知的构件。一类运算放大器被称为电压模式或者电压反馈模 式运算放大器。电压反馈运算放大器在高频中具有局限性，主要涉及到输入级的饱和与后 续的转换速率的限制。


【发明内容】

[0004] 通过在运算放大器的输入级采用不同的体系结构，它接收电流而不是电压，设备 的总体高频性能的较大改善得以实现。在这种情况下，该运算放大器被称为电流反馈运算 放大器。
[0005] 实施例可以包括输入级，包含电流镜的电流电压转换器，包含具有共射极连接的 输出晶体管的输出级。缺点是，由于输出晶体管的共射极连接而导致的受限的电压输出范 围。通常，电流镜只是重定向并合并从输入级流出的电流，没有任何放大。这能导致在电路 中比较大的功耗。
[0006] 克服了受限的输出电压范围与较大功耗的缺点的电流反馈放大器的实施例被公 开。该电路具有差分输入与输出，并且可以使用CMOS或者双极型集成电路技术实现。在一 个实施例中，该电路的输入是一个类一AB、低阻抗级，它的偏置电流在其增益增强级被作为 负载连接以重新使用。增益增强级接收与主放大器相同的输入信号，无论是直接使用还是 使用小型隔直电容，它在集成电路上不需要一个过大面积，并提供在放大器的开环跨阻抗 上的改善，而无需耗费额外的电源。该运算放大器的输出部分由直接连接到输入与增益增 强级的反相器组成，没有使用额外电流镜或者为了输入信号路由与提取的折叠共源共栅电 流。在低电压CMOS实现中，正向偏压可用于降低输入晶体管的阈值电压。所公开的电流反 馈运算放大器实施例可以在闭环结构或者更为复杂的电路中，例如集成高频滤波器，用作 独立的高频放大器。
[0007] 从一个方面，一种包括运算放大器的装置被公开。该运算放大器包括被配置在输 入端口接收差分输入电流并产生第一电压信号的输入级。差分电流对应于在非反相输入节 点的第一输入电流与反相输入节点的第二输入电流之间的差。输入级包括第一输入晶体 管、第二输入晶体管、第三输入晶体管与第四输入晶体管。运算放大器还包括增益增强级， 增益增强级包括第一增益增强型晶体管、第二增益增强型晶体管、第三增益增强型晶体管 和第四增益增强型晶体管。第一、第三输入晶体管与第三、第四增益增强型晶体管包括第一 半导体类型，并且第二、第四输入晶体管与第一、第二增益增强型晶体管包括与第二半导体 类型互补的第二半导体类型。第一输入晶体管的源极、第二输入晶体管的源极、第二增益增 强型晶体管的栅极、第四增益增强型晶体管的栅极被运作地耦合到非反相输入节点，第三 输入晶体管的源极、第四输入晶体管的源极、第一益增强型晶体管的栅极、第三输入晶体管 的源极被运作地耦合到反相器输入节点，使得增益增强型晶体管的栅极被交叉耦合到输入 端口以提供与第一电压信号同相的第二电压信号。第一输入晶体管的栅极与第三输入晶体 管的栅极被运作地耦合到第一输入级偏置电压，并且第二输入晶体管的栅极与第四输入晶 体管的栅极被运作地耦合到第二输入级偏置电压。
[0008] 该装置还包括第一尾部晶体管与第二尾部晶体管，与包括被配置为第一尾部晶体 管提供电压的第一控制电路与被配置为第二尾部晶体管提供电压的第二控制电路的共模 控制电路，并且其中通过本地共模负反馈，该共模控制电路被配置以控制第一与第二尾部 晶体管以偏置输入级的直流工作电流。该装置还包括被配置在输入端口提供差分电压的输 出级。差分电压对应于反相输出节点的第一输出电压与非反相输出节点的第二输出电压之 间差。该输出级包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管； 其中，第一、第三输出晶体管包括第一晶体管类型，并且第二、第四输出晶体管包括第二、互 补晶体管类型。
[0009] 在一个实施例中，第一输出晶体管的栅极被运作地耦合到第一控制电路的第一输 出、第一增益增强型晶体管的漏极以及第一输入晶体管的漏极。第二输出晶体管的栅极被 运作地耦合到第二控制电路的第一输出、第三增益增强型晶体管的漏极与第二输入晶体管 的漏极，其中，第一输出晶体管的漏极与第二输出晶体管的漏极被运作地耦合到第一输出 节点。
[0010] 在一个实施例中，第三输出晶体管的栅极被运作地耦合到第一控制电路的第二输 入、第二增益增强型晶体管的漏极以及第三输入晶体管的漏极。第四输出晶体管的栅极被 运作地耦合到第二控制电路的第二输入、第四增益增强型晶体管的漏极、第四输入晶体管 的漏极，并且第三输出晶体管的漏极与第四输出晶体管的漏极被运作地耦合到第二输出节 点。
[0011] 第一控制电路包括第一对串联共模电阻，它包括被配置提供第一输出的第一端， 被配置提供第二输出的第二端，以及被配置提供第一控制电路输出的公共节点。第二控制 电路包括第二对串联共模电阻，共模电阻包括被配置提供第一输入的第一端，被配置提供 第二输入的第二端与被配置提供第二控制电路输出的公共节点。
[0012] 在一个实施例中，第一与第二输出晶体管的直流漏电流约等于第一与第二输入晶 体管的直流漏电流，并且第三与第四输出晶体管的直流漏极电流约等于第三与第四输入晶 体管的直流漏极电流。
[0013] 在一个实施例中，第一控制电路还包括第三共模电阻、第一电流源、第二电流源， 其中第一电流源的第一节点被耦合到第一尾部晶体管的栅极与第三共模电阻的第一端，其 中第三共模电阻的第二端被耦合到第一对共模电阻的公共节点与第二电流源的第一节点。 第二控制电路还包括第四共模电阻、第三电流源、第四电流源，其中第三电流源的第一节点 被耦合到第二尾部晶体管的栅极与第四共模电阻的第一端，其中第四共模电阻的第二端被 耦合到第二对共模电阻的公共节点与第四电流源的第一节点。流经第三与第四共模电阻的 电流在共模控制电路的输入端电平漂移电压以改变输入级晶体管与增益增强型级晶体管 的漏极一源极净空余量。
[0014] 该共模控制还包括第三控制电路，第三控制电路包括运算跨导放大器与具有公共 节点的第三对共模串联电阻，其中第三对共模电阻通过公共节点被运作地耦合到运算跨导 放大器的非反相输入端，第三对的第一端被运作地耦合到该反相输出节点，并且第三对第 二端被运作地耦合到该非反相输出节点。该运算跨导放大器的反相输入端被提供以共模参 考电压，并且该运算跨导放大器的输出端被耦合到第二尾部晶体管的漏极，并且其中该运 算跨导放大器被配置产生叠加到第二尾部晶体管直流漏极电流的输出直流电流并且通过 增益增强级与该输出级关闭负反馈回路。
[0015] 增益增强级还包括第一增益增强电容、第二增益增强电容，以及包括耦合到第一 共模电阻对公共节点的公共节点的第一对增益增强串联电阻。第一端被运作地耦合到第一 增益增强型晶体管的栅极，并且第二端被耦合到第二增益增强型晶体管的栅极，其中第一 增益增强型晶体管的栅极通过第一增益增强电容被交流耦合到反相输入节点，并且其中第 二增益增强型晶体管的栅极通过第二增益增强电容被交流耦合非反相输入节点。
[0016] 在一个实施例中，第一、第二、第三与第四输入晶体管被偏置以减少晶体管的阈值 电压，其中第一输入晶体管的体二极管与第三输入晶体管的体二极管被提供第一正体偏置 电压，并且其中第二输入晶体管的体二极管与第四输入晶体管的体二极管被提供第二正体 偏置电压。
[0017] 该装置还包括被配置以产生第一输入偏置电压的偏压发生器。该偏压发生器包括 第一放大器、第一电流源、输入复制晶体管、增益增强复制晶体管与尾部复制晶体管。该放 大器的反相输入被耦合到输入复制晶体管的源极，增益增强型复制晶体管的栅极以及电流 源的第一节点。增益增强型复制晶体管的漏极被耦合到输入复制晶体管的漏极与尾部复制 晶体管的栅极。该放大器的非反相输入被耦合到共模参考电压。该放大器的输出提供第一 输入偏置电压；并且输入复制晶体管被配置复制输入级的晶体管。
[0018] 该装置还包括被配置产生第一偏置电压的偏压的偏压发生器，其中该偏压发生器 包括第一放大器、第一电流源、输入复制晶体管与增益增强复制晶体管。该放大器的反相输 入被耦合到输入复制晶体管的源极与电流源的第一节点。增益增强型复制晶体管的漏极与 栅极被耦合到输入复制晶体管的漏极。该放大器的非反相输入耦合到共模参考电压。放大 器的输出端提供第一输入偏置电压，并且输入复制晶体管的漏极电路复制了输入级的漏极 电路。
[0019] 从另一方面，所公开的装置包括运算放大器。该运算放大器包括被配置用以在输 入端口接收差分输入的输入级并且提供第一电压信号。差分电流对应于在非反相输入节 点的第一输入电流与反相输入节点的第二输入电流之间的差，其中输入级包括第一输入晶 体管、第二输入晶体管、第三输入晶体管与第四输入晶体管。运算放大器还包括增益增强 级，它包括第一增益增强型晶体管、第二增益增强型晶体管、第三增益增强型晶体管与第四 增益增强型晶体管，其中第一、第三输入晶体管与第三、第四增益增强型晶体管包括第一晶 体管类型，并且其中第二、第四输入晶体管与第一、第二增益增强型包括第二晶体管类型。 进一步，第一输入晶体管的发射极、第二输入晶体管的发射极、第二增益增强型晶体管的基 极与第四增益增强型晶体管的基极被耦合到非反相输入节点，并且第三输入晶体管的发射 极、第四输入晶体管的发射极、第一增益增强型晶体管的基极与第三增益增强型晶体管的 基极被耦合到反相输入节点，使得增益增强型晶体管的基极被交叉耦合到输入端口以提供 与第一电压同相的第二电压信号。第一输入晶体管的基极与第三输入晶体管的基极被耦合 到第一输入级偏置电压，并且第二输入晶体管的基极与第四输入晶体管的基极被耦合到第 二输入级偏置电压。
[0020] 该装置还包括共模控制电路，它包括第一控制电路与第二模控制电路，被配置在 输出端口提供差分电压的输出级。差分电压对应于在反相输出节点的第一输出电压与在非 反相输出节点的第二输出电压之间的差。输出级包括第一输出晶体管、第二输出晶体管、第 三输出晶体管与第四输出晶体管，其中第一、第三输出晶体管包括第一晶体管类型并且第 二、第四输出晶体管包括第二晶体管类型。
[0021] 该装置还包括被配置以提供第一偏置输入电压的偏压发生器。该偏压发生器包括 第一放大器、第一电流源、输入复制晶体管与增益增强复制晶体管。该放大器的反相输入被 耦合到输入复制晶体管的发射极与电流源的第一节点；增益增强型复制晶体管的源极与集 电极被耦合到输入复制晶体管的集电极；并且该放大器的非反相输出被耦合到共模参考电 压。该放大器的输出提供第一输入偏置电压，并且输入复制晶体管复制输入级的晶体管。
[0022] 从另一个方面，所公开的装置包括运算放大器。该运算放大器包括在第一输入节 点与第二输入节点接收差分输入电流信号的输入级。输入级被配置被偏置电流偏移，输入 级的晶体管被配置在共栅极或者共基极结构工作。运算放大器还包括与输入级串联的负载 级，其中负载级被配置由与输入级相同的偏置电流所偏置。负载级的晶体管被配置在共源 极或者共发射极结构工作，并且负载级的晶体管与输入级的晶体管成结对并且被配置用作 输入级的晶体管的负载。其中，一对包括第一半导体类型的第一晶体管和与第一半导体类 型互补的第二半导体类型的第二晶体管。第一晶体管的源极或者发射极被运作地耦合到第 一输入节点，并且第二晶体管的栅极或者基极被运作地耦合到第二输入节点。
[0023] 该装置还包括被配置以产生输出信号的输出级，输出级包括多个晶体管，其包括 第三晶体管，其中第三晶体管被配置在共源极或共发射极结构工作。第三晶体管是第一半 导体类型，其中第三晶体管的栅极或基极被运作地耦合到第一晶体管的源极与第二晶体管 的漏极，并且第三晶体管的漏极被配置驱动部分输出信号。
[0024] 该装置还包括被配置拉电流到负载级的第一尾部晶体管，被配置从负载级灌电流 的第二尾部晶体管，被配置偏置第一尾部晶体管与第二尾部晶体管以输出信号的共模电压 以控制差分输出信号的共模电压，其中输出信号包括差分输出信号。

【专利附图】

【附图说明】
[0025] 实现本发明的各种特征的一般体系结构将参考附图予以说明。所提供的附图与相 关描述用于说明本发明的实施例，而不是限制本发明的范围。整个附图中，参考数字被重复 使用以表示被参考元素之间的对应关系。
[0026] 图1是根据某些实施例，示出差分CMOS电流反馈运算放大器的示意图。
[0027] 图2是根据某些实施例，示出使用包括两个电阻的共模控制电路的CMOS电流反馈 运算放大器的示意图。
[0028] 图3是根据某些实施例，示出可以被用在CMOS电流反馈运算放大器的共模控制电 路的实施例的示意图。
[0029] 图4是根据某些实施例，示出包括输出共模反馈回路的CMOS电流反馈运算放大器 的示意图。
[0030] 图5是根据某些实施例，示出包括交流耦合的增益增强级的CMOS电流反馈运算放 大器的示意图。
[0031] 图6是根据某些实施例，包括交流耦合的增益增强级与具有正体偏置输入晶体管 的CMOS电流反馈运算放大器的示意图。
[0032] 图7是根据某些实施例，示出被CMOS电流反馈运算放大器的实施例使用的，产生 偏置电压的CMOS偏置电路的示意图。
[0033] 图8是根据某些实施例，示出被CMOS电流反馈运算放大器的实施例使用的，产生 偏置电压的另一个CMOS偏置电路的不意图。
[0034] 图9是比较有与没有增益增强的电流反馈放大器的典型开环跨阻抗增益的示例 性图表。
[0035] 图10是根据某些实施例，示出在闭环、电压放大器结构的电流反馈运算放大器的 示意图。
[0036] 图11示出在低增益、闭环的结构中，比较有与没有增益增强的电流反馈放大器的 典型增益的示例性图表。
[0037] 图12示出在高增益、闭环结构中，有与没有增益增强的电流反馈放大器的典型增 益的示例性图表。
[0038] 图13是根据某些实施例，示出包括交流耦合增益增强级的差分双极型电流反馈 运算放大器的示意图。
[0039] 图14是根据某些实施例，示出被差分双极型电流反馈运算放大器使用的，产生偏 置电压的双极型偏置电路的示意图。

【具体实施方式】
[0040] 某些实施例的下列详细描述介绍了本发明的特定实施例的各种说明。然而，本发 明可以体现在多种由权利要求所定义与涵盖的不同方式。在本说明书中，参考附图，其中相 同的参考数字表明相似的元素。
[0041] 图1示出具有输入端口 INP、INN与输出端口 0UTN、0UTP的差分互补金属氧化物半 导体电流反馈运算放大器的一个实施例。电流反馈放大器100包括输入级102,两个互补增 益增强级l〇4A、104B，两个配置提供偏压，互补共模控制电路106AU06B，伪差分输出级108 与尾部晶体管M ro与MN(i。
[0042] 输入级102包括分别由电压V BIASP ^BIASN偏置的互补晶体管MP1A、MP1B与MN1A、M N1B。 在实施例中，输入级102包括类AB输入级。互补增益增强级104A、104B分别包括晶体管 MP2A、MP2B与MN2A、MN2B，它们的栅极被交叉耦合到放大器输入INP与INN，并且在节点A、B、D与 E提供与输入级102产生的电压信号同相的额外电压信号以提供增益增强。在一个实施例 中，流经增益增强级104A、104B的偏置电流与流经输入级102的偏置电流相同，这有利地节 省了功耗。
[0043] 共模控制电路106A、106B分别在节点C与节点F提供与（VA+VB) /2与（VD+VE) /2相 关的电压到尾部晶体管的栅极MP(I与MN(I，并且通过本地共模负反馈帮助尾部晶体管M P(I与 MN(I吸收输入级102的直流工作电流。在一个实施例中，节点C与节点F的电压分别约与 (V A+VB)/2、（VD+VE)/2成比例。最后，伪差分输出级108包括两个反相器，其中每个反相器分 别包含晶体管MP3A、MP3B与MN3A、MN3B。晶体管MP3A、MP3BMN3A、MN3B 与它们正确选择的偏置电 流，使用普通的处理技术，晶体管MP3A、MP3B与MN3A、MN3B可以工作在饱和区。例如，120纳米的 CMOS工艺，65纳米的CMOS工艺与类似工艺，使用VDD供给电源电压，例如，约1.2V。在一个 实施例中，CMOS实现包括提供小的晶体管阈值电压的隔离阱技术。然而，所公开的原理与 优点也适用于不采用隔离阱技术的实施例。
[0044] 运算放大器100被配置分别在反相与非反相输入端口 INN、INP，接收差分电流输 入iin，并且在非反相与反相输出端口 OUTP、0UTN，产生差分输出电压信号Vwt+、Vwt_。在一 个实施例中，晶体管包括具有栅极、漏极、源极与被耦合到源极的体终端的增强型场效应晶 体管（FETs)。例如，这些场效应管可以采用CMOS工艺来制造。
[0045] 在输入级102,晶体管MN1A的源极与体晶体管被耦合到M P1A的源极与体晶体管，到 非反相输入端口 INP，到增益增强级104B的晶体管MN2B的栅极，以及增益增强级104A的MP2B 晶体管的栅极。在示出的实施例中，晶体管MN1A与MN2B对应于N通道的场效应管，并且晶体 管对应于P通道的场效应管。P通道的场效应管互补于N通道的场效应管。晶 体管M N1B的源极与体晶体管被耦合到晶体管MP1B的源极与体晶体管，到反相输入端口 INN， 到增益增强级104B的晶体管MN2A的栅极，到增益增强级104A的晶体管MP2A的栅极。晶体管 M P1A的栅极被耦合到晶体管MP1B的栅极与偏置电压VBIASP。晶体管M N1A的栅极被耦合到晶体 管MN1B的栅极与偏置电压VBIASN。
[0046] 进一步，在输入级102中，晶体管MN1A的漏极被耦合到共模控制电路106A的输入 inl，到输出级晶体管M P3A的栅极，与在增益增强级104A的晶体管MP2A的漏极。晶体管MN1B 的漏极被耦合到共模控制电路106A的in2,到输出级晶体管MP3B的栅极，与增益增强级的晶 体管M P2B的漏极。晶体管MP1A的漏极被耦合到共模控制电路106B的输入inl，到输出级晶 体管M N3A的栅极，与增益增强级104B的晶体管MN2A的漏极。晶体管MP1B的漏极被耦合到共 模控制电路106B的输入in2,到输出级晶体管M N3B的栅极，与增益增强级104B的晶体管MN2B 的漏极。
[0047] 在增益增强级104A、104B中，晶体管MP2A的源极与体晶体管耦合到M P2B晶体管的 源极，到体晶体管和尾部晶体管MP(I的漏极，并且晶体管MN2A的源极与体晶体管耦合到晶体 管M N2B的源极与体晶体管，与尾部晶体管MN(I的漏极。如上所述，晶体管MP2A的栅极被耦合 到输入级晶体管M N1B的源极与体晶体管，到输入级晶体管MP1B的源极与体晶体管，到反相输 入端口 INN，与晶体管MN2A的栅极；晶体管MP2B的栅极被耦合到输入级晶体管MN1A的源极与 体晶体管，到输入级晶体管M P1A的源极与体晶体管，到非反相输入端口 INP，与晶体管MN2B的 栅极。
[0048] 进一步，如上所述，晶体管MP2A的漏极被耦合到输入级晶体管M N1A的漏极，到共模 控制电路106A的输入inl，以及输出级晶体管MP3A的栅极；晶体管M P2B的漏极被耦合到输入 级晶体管MN1B的漏极，到共模控制电路106A的输入in2,以及输出级晶体管M P3B的栅极；晶 体管MN2A的漏极被耦合到输入级晶体管MP1A的漏极，到共模控制电路106B的输入ini，到输 出级晶体管M N3A的栅极；晶体管MN2A的漏极被耦合到输入级晶体管MP1A的漏极，到共模控制 电路106B的输入inl，到输出级晶体管M N3A的栅极；并且晶体管MN2B的漏极被耦合到输入级 MP1B的漏极，到共模控制电路106B的输入in2,以及输出级晶体管M N3B的栅极。
[0049] 在共模控制电路106A中，输出被耦合到尾部晶体管MP(I的栅极。如上所述，输入 ini被耦合到增益增强级晶体管MP2A的漏极，到输入级晶体管MN1A的漏极，以及输出级晶体 管MP3A的栅极，并且输入in2被耦合到增益增强级晶体管MP2B的漏极，到输入级晶体管M N1B 的漏极以及输出级晶体管MP2B的栅极。
[0050] 在共模控制电路106B中，输出被耦合到尾部晶体管MN(I的栅极。如上所述，输入 ini被耦合到增益增强级晶体管MN2A的漏极，到输入级晶体管M P1A的漏极，以及输出级晶体 管MN3A的栅极，并且输入in2被耦合到增益增强级晶体管M N2B的漏极，到输入级晶体管MP1B 的漏极，以及输出级晶体管MN3B的栅极。
[0051] 在输出级108中，晶体管MP3A的源极与体晶体管以及晶体管MP3B的源极与体晶体管 耦合到第一电压V DD与晶体管MN2A的源极与体晶体管，并且晶体管MN2B的源极与体晶体管耦 合到第二电压GND。晶体管M P3A的漏极被耦合到晶体管MN3A的漏极与反相输出端口 0UTN，并 且晶体管MP3B的漏极被耦合到晶体管MN3B的漏极与非反相输出端口 0UTP。
[0052] 如上所述，晶体管MP3A的栅极被耦合到共模控制电路106A的输入ini，到增益增 强级晶体管M P2A的漏极，以及输入级晶体管MN1A的漏极；输出级晶体管MP3B的栅极被耦合到 共模控制电路106A的输入in2,增益增强级晶体管M P2B的漏极，以及输入级晶体管MN1B的漏 极；输出级晶体管MN3A的栅极被耦合到共模控制电路106B的输入inl，到增益增强级晶体 管M N2A的漏极，以及输入级晶体管MP1A的漏极；并且晶体管MN3B的栅极被耦合到共模控制电 106B的输入in2,到增益增强级晶体管M N2B的漏极，以及输入级晶体管MP1B的漏极。
[0053] 尾部晶体管MP(I的源极与体晶体管被耦合到第一电压VDD ;尾部晶体管MP(I的栅极被 耦合到共模控制电路106A的输出，并且尾部晶体管MP(I的漏极被耦合到增益增强级晶体管 M P2A的源极与体晶体管以及增益增强级晶体管MP2B的源极与体晶体管。
[0054] 尾部晶体管MN(I的源极与体晶体管被耦合到第二电压GND ;尾部晶体管MN(I的栅极 被耦合到共模控制电路106B的输出；并且尾部晶体管MN(I的漏极被耦合到增益增强级晶体 管M N2A的源极与体晶体管以及增益增强级晶体管MN2B的源极与体晶体管。
[0055] 放大器100的运作可以在共模控制电路106AU06B的简单实施例中更好地被理 解。图2示出一个运算放大器200,包括输入端口 INP、INN，输出端口 OUTN、0UTP，输入级 102,两个互补增益增强级104AU04B，伪差分输出级108,以及尾部晶体管Mro与M NQ，如上图 1关于运算放大器100所描述的。
[0056] 电流反馈运算放大器200还包括两个提供偏置电压的，互补的共模控制电路 206A、206B。在一个实施例中，每个互补共模控制电路206A、206B分别包括两个电阻R A1、RA2 与Rb1、RB2。共模控制电路206A包括与电阻RA2串联的电阻Ra1，使得电阻Ra1的第二端被耦 合到电阻RA2的第一端。参照图1与图2,电阻R A1与RA2的公共节点构成节点C，节点C被用 作输出，电阻RA1的第一端构成输入inl，并且电阻R A2的第二端构成共模控制电路206A的 输入in2。
[0057] 类似地，共模控制电路206B包括与电阻RB2串联的电阻RB1，使得电阻R B1的第二端 被耦合到电阻RB2的第一端。参照图1与图2,电阻RB1与R B2的公共节点构成输出，电阻RB1 的第一端构成输入inl，并且电阻RB2的第二端构成共模控制电路的输入in2。
[0058] 在运算放大器200中，由于正负信号通道之间的平衡，VA、VB，与V D、VE，的信号分量 分别在节点C与F上大致相互抵消。这将导致在尾部晶体管MP(I与M N(I的栅极约为纯直流电 压。从直流偏置的角度来看，假设增益增强型晶体管MP2A、M P2B与MN2A、MN2B分别没有打乱尾部 晶体管'与^的饱和条件的话，那么表现为金属一氧化物一半导体（MOS)二极管的尾部 晶体管MP(I与MN(i电耦合到输入级102,并且通过本地负反馈，分别容纳输入晶体管MN1A、MN1B 与MP1A、MP1B的漏极电流。不过这里使用的术语"M0S"，本领域的普通技术人员将认识到MOS 晶体管的栅极可以使用非金属材料，例如，多晶硅，并且这些栅极用到的绝缘体可以使用除 了氧化硅的其他材料，例如，高介电薄膜。因为没有或者近似没有直流电流通过共模控制电 路的电阻RA1、RA2、RB1，RB2，所以在节点A、B与D、E的直流电压分别等于或者近似等于尾部晶 体管MP(I与MN(I的直流栅极电压。因此，输出晶体管MP3A、MP3BMN3A、MN3B 的直流漏极电流分 别等于或者近似等于尾部晶体管MP(I与MN(I的可定标版漏极电流，并且等于或者近似等于输 入晶体管MN1A、MN1B与MP1A、MP1B的可定标版直流漏极电流。
[0059] 选择晶体管与其偏置电流使得晶体管工作在饱和区。当所有的晶体管工作在饱和 区时，通过输入晶体管MN1A、MN1B与MP1A、MP1B，流入放大器输入INP与INN的输入电流，在高阻 抗节点A、B、D、E上产生电压信号。在大约相同的时间，在放大器输入INP与INN由输入电 流产生的电压流入非零等效阻抗，并被施加到分别由增益增强晶体管MP2A、MP2B与MN2A、MN2B组 成的差分对，并转化为与原来输入电流同相，被注入到节点A、B、D、E的电流。这增加节点 A、B、D、E的电压，从而，使得输出晶体管MP3A、MP3B与MN3A、MN3B在放大器输出0UTP与0UTN上 产生电压。
[0060] 在一个实施例中，输入晶体管MN1A、MN1B与M P1A、MP1B被定标以使得它们的小信号跨导 相等或者近似相等（gmN1 = gmP1，分别），并且增益增强型晶体管MN2A、MN2B与M P2A、MP2B被定标 以使得它们的小信号跨导相等或者近似相等（g_2 = gmP2，分别）。运算放大器200的跨导开 环增益可以通过第一记下在节点A、B、D、E的小信号电压，作为小信号输入电流i in的函数。

【权利要求】
1. 一种包括运算放大器的装置，所述运算放大器包括： 被配置在输入端口接收差分输入电流并产生第一电压信号的输入级，所述差分电流对 应于在非反相输入节点的第一输入电流与反相器输入节点的第二输入电流之间的差，所述 输入级包括第一输入晶体管、第二输入晶体管、第H输入晶体管与第四输入晶体管；和 增益增强级包括第一增益增强型晶体管、第二增益增强型晶体管，第H增益增强型晶 体管与第四增益增强型晶体管； 所述第一与第H输入晶体管与所述第H与第四增益增强型晶体管包括第一半导体类 型，并且所述第二与第四输入晶体管与所述第一与第二增益增强型晶体管包括与所述第一 半导体类型互补的第二半导体类型； 其中所述第一输入晶体管的源极、所述第二晶体管的源极、所述第二增益增强型晶体 管的栅极，与所述第四增益增强型晶体管的栅极被运作地禪合到所述非反相输入节点， 并且其中所述第H输入晶体管的源极、所述第四输入晶体管的源极，所述第一增益增 强型晶体管的栅极与所述第H增益增强型晶体管的栅极被运作地禪合到所述反相输入节 点，该样所述增益增强型晶体管的所述栅极被交叉禪合到输入端口W提供与所述第一电压 信号同相的第二电压信号。
2. 如权利要求1所述的装置，其中所述第一输入晶体管的栅极与所述第H输入晶体管 的栅极被运作地禪合到第一输入级偏置电压，并且其中所述第二输入晶体管的栅极与所述 第四输入晶体管的栅极被运作地禪合到第二输入级偏置电压。
3. 如权利要求2所述装置，还包括： 第一尾部晶体管与第二尾部晶体管； 共模控制电路包括第一控制电路与第二控制电路，其中所述第一控制电路被配置W提 供电压到所述第一尾部晶体管的栅极并且所述第二控制电路被配置W提供电压到所述第 二尾部晶体管的栅极，并且其中通过本地共模负反馈，所述共模控制电路被配置W控制所 述第一与第二尾部晶体管W偏置所述输入级的直流工作电流；和 输出级配置W在输出端口提供差分电压，所述差分电压对应于在反相输出节点的第 一输出电压与在非反相输出节点的第二输出电压之间的差，所述输出级包括第一输出晶体 管、第二输出晶体管、第H输入晶体管与第四输出晶体管； 所述第一与第H输出晶体管包括所述第一晶体管类型，并且所述第二与第四输出晶体 管包括所述第二、互补晶体管类型。
4. 如权利要求3所述装置，其中所述第一输出晶体管被运作地禪合到所述第一控制电 路的第一输入、所述第一增益增强型晶体管的漏极W及所述第一输入晶体管的漏极，其中 所述第二输出晶体管的栅极被运作地禪合到所述第二控制电路的第一输入、所述第H增益 增强型晶体管的漏极W及所述第二输入晶体管的漏极，并且其中所述第一输出晶体管的漏 极与所述第二输出晶体管的漏极被运作地禪合到所述第一输出节点。
5. 如权利要求4所述装置，其中所述第H输出晶体管的栅极被运作地禪合到所述第 一控制电路的第二输入、所述第二增益增强型晶体管的漏极W及所述第H输入晶体管的漏 极，其中所述第四输出晶体管的栅极被运作地禪合到所述第二控制电路的第二输入、所述 第四增益增强型晶体管的漏极W及所述第四输入晶体管的漏极，并且其中所述第H输出晶 体管的漏极与所述第四输出晶体管的漏极被运作地禪合到所述第二输出节点。
6. 如权利要求5所述装置，其中所述第一控制电路包括第一对串联共模电阻，所述第 一对串联共模电阻包括被配置提供所述第一输入的第一端、被配置提供所述第二输入的第 二端和配置W提供所述第一控制电路的所述输出的公共节点，其中所述第二控制电路包括 第二对串联共模电阻，所述第二对串联共模电阻包括被配置W提供所述第一输入的第一 端、被配置W提供所述第二输入的第二端W及配置W提供所述第二控制电路输出的公共节 点。
7. 如权利要求6所述装置，其中所述第一与第二输出晶体管的直流漏极电流近似等于 所述第一与第二输入晶体管的直流漏极电流，并且其中所述第H与第四输出晶体管的直流 漏极电流近似等于所述第H与第四输入晶体管的直流漏极电流。
8. 如权利要求6所述装置，其中所述第一控制电路还包括第H共模电阻、第一电流源 W及第二电流源，其中第一电流源的第一节点被禪合到第一尾部晶体管的所述栅极与所述 第H共模电阻的第一端，其中所述第H共模电阻的第二端被禪合到所述第一对共模电阻的 公共节点W及所述第二电流源的第一节点；和 其中所述第二控制电路还包括第四共模电阻、第H电流源W及第四电流源，其中所述 第H电流源的第一节点被禪合到第二尾部晶体管的所述栅极与所述第四共模电阻的第一 端，并且其中所述第四共模电阻的第二端被禪合到所述第二对共模电阻的公共节点W及所 述第四电流源的第一节点；和 其中流经所述第H与所述第四共模电阻的电流在共模控制电路的输入电平转换W改 变输入级晶体管与增益增强级晶体管的漏极-源极净空余量。
9. 如权利要求6所述装置，其中所述共模控制电路还包括第H控制电路，所述第H控 制电路包括运算跨导放大器与具有公共节点的第H对共模串联电阻，其中第H对共模电阻 通过所述公共节点被运作地禪合到所述运算跨导放大器的非反相输入，所述第H对的第一 端被运作地禪合到所述反相输出节点，并且所述第H对的第二端被运作地禪合到所述非反 相输出节点； 其中所述运算跨导放大器的反相输入被提供共模参考电压，并且所述运算跨导放大器 的输出被禪合到所述第二尾部晶体管的漏极；和 其中所述运算跨导放大器被配置产生叠加在所述第二尾部晶体管的直流漏极电流的 输出直流电流，并且通过所述增益增强级与所述输出级关闭负反馈回路。
10. 如权利要求6所述装置，其中所述增益增强级还包括第一增益增强电容、第二增 益增强电容、W及具有被禪合到所述第一共模电阻对的公共节点的第一对增益增强串联电 阻，第一端被运作地禪合到所述第一增益增强型晶体管的栅极，并且第二端被运作地禪合 到所述第二增益增强型晶体管的所述栅极，其中所述第一增益增强晶体管的栅极通过所述 第一增益增强电容交流禪合到所述反相输入节点，并且其中所述第二增益增强型晶体管 的所述栅极通过所述第二增益增强电容交流禪合到所述非反相输入节点。
11. 如权利要求10所述装置，其中所述第一、第二、第H与第四输入晶体管被偏置W降 低晶体管阔值电压，其中所述第一输入晶体管的体二极管与所述第H输入晶体管的体二极 管被提供第一正体偏置电压，并且其中所述第二输入晶体管的体二极管与所述第四输入晶 体管的体二极管被提供第二正体偏置电压。
12. 如权利要求6所述装置，还包括产生第一输入偏置电压的偏压发生器，所述偏压发 生器包括第一放大器、第一电流源、输入复制晶体管、增益增强复制晶体管与尾部复制晶体 管； 其中所述放大器的反相输入被禪合到所述输入复制晶体管的源极、所述增强增强型复 制晶体管的栅极和所述电流源的第一节点，其中所述增益增强型复制晶体管的漏极被禪合 到所述输入复制晶体管的漏极与所述尾部复制晶体管的栅极，其中所述放大器的非反相输 入被禪合到共模参考电压，并且所述放大器的输出提供所述第一输入偏置电压；和 其中所述输入复制晶体管被配置W复制所述输入级的晶体管。
13. 如权利要求6所述装置，还包括配置W产生所述第一偏置电压的偏压发生器，其中 所述偏压发生器包括第一放大器、第一电流源、输入复制晶体管与增益增强复制晶体管； 其中所述放大器的反相输入被禪合到所述输入复制晶体管的源极与所述电流源的第 一节点，其中所述增益增强复制晶体管的漏极与栅极被禪合到所述输入复制晶体管的漏 极，其中所述放大器的非反相输入被禪合到共模参考电压，并且所述放大器的输出提供所 述第一输入偏置电压；和 其中所述输入复制晶体管的漏极电路复制所述输入级的漏极电路。
14. 一种包括运算放大器的装置，所述运算放大器包括： 配置W在输入端口接收差分输入电流并且提供第一电压信号的输入级，所述差分电 流对应于在非反相输入节点的第一输入电流与在反相输入节点的第二输入电流之间的差； 其中所述输入级包括第一输入晶体管、第二输入晶体管、第H输入晶体管与第四输入晶体 管； 增益增强级包括第一增益增强型晶体管、第二增益增强型晶体管、第H增益增强型晶 体管与第四增益增强型晶体管； 其中所述第一与第H输入晶体管与所述第H与第四增益增强型晶体管包括第一晶体 管类型，并且其中所述第二与第四输入晶体管与所述第一与第二增益增强包括第二晶体管 类型； 其中所述第一输入晶体管的发射极、所述第二输入晶体管的发射极、所述第二增益增 强型晶体管的基极与所述第四增益增强型晶体管的基极禪合到所述非反相输入节点，并且 其中所述第H输入晶体管的发射极、所述第四输入晶体管的发射极、所述第一增益增强型 晶体管的基极与所述第H增益增强型晶体管的基极禪合到所述反相输入节点，使得所述增 益增强型晶体管的基极被交叉禪合到所述输入端口W提供与所述第一电压同相的第二电 压。
15. 如权利要求14所述装置，其中所述第一输入晶体管的基极与所述第H输入晶体管 的基极禪合到第一输入级偏置电压，并且其中所述第二输入晶体管的基极与所述第四输入 晶体管的基极禪合到第二输入级偏置电压。
16. 如权利要求15所述装置，还包括： 包括第一控制电路与第二模控制电路的共模控制电路；和 输出级配置W在输出端口提供差分电压，所述差分电压对应于在反相输出节点的第一 输出电压与在非反相输出节点的第二输出电压的差，所述输出级包括第一输出晶体管、第 二输出晶体管、第H输出晶体管与第四输出晶体管； 其中所述第一与第H输出晶体管包括所述第一晶体管类型，并且所述第二与第四输出 晶体管包括所述第二晶体管类型。
17. 如权利要求16所述装置，还包括配置W提供所述第一偏置输入电压的偏压发生 器，所述偏压发生器包括第一放大器、第一电流源、输入复制晶体管与增益增强复制晶体 管； 其中所述放大器的反相输入禪合到所述输入复制晶体管的发射极与所述电流源的第 一节点，其中所述增益增强复制晶体管的基极与集电极禪合到所述输入复制晶体管的集电 极，其中所述放大器的非反相输入禪合到共模参考电压，并且其中所述放大器的输出提供 所述第一输入偏置电压；和 其中所述输入复制晶体管复制所述输入级的晶体管。
18. -种包括运算放大器的装置，所述运算放大器包括： 配置W在第一输入节点与第二输入节点接收差分输入电流信号的输入级，其中所述输 入级被配置由偏置电流偏置，其中所述输入级晶体管被配置在共栅极或者共基极结构中工 作；和 与所述输入级串联的负载级，其中所述负载级配置被与所述输入级相同的偏置电流偏 置，其中所述负载级的晶体管被配置在共源或者共发射极结构下工作，其中所述负载级的 所述晶体管与所述输入级晶体管成对并且被配置用作所述输入级的所述晶体管的负载，其 中一对包括第一半导体类型的第一晶体管W及与所述第一半导体类型互补的第二半导体 类型的第二晶体管，其中所述第一晶体管的源极或者发射极被运作地禪合到所述第一输入 节点，并且其中所述第二晶体管的栅极或者基极被运作地禪合到所述第二输入节点。
19. 如权利要求18所述装置，还包括配置W产生输出信号的输出级，所述输出级包括 含第H晶体管的多个晶体管，其中所述第H晶体管被配置工作在共源或者共反射级结构， 其中所述第H晶体管是所述第一半导体类型，其中所述第H晶体管的栅极或者基极被运作 地禪合到所述第一晶体管馆的源极与所述第二晶体管的漏极，并且其中所述第H晶体管的 漏极被配置W驱动部分所述输出信号。
20. 如权利要求19所述装置，其中所述输出信号包括差分输出信号，所述装置还包括： 配置用W拉电流到所述负载级的第一尾部晶体管； 配置用W从所述负载级灌电流的第二尾部晶体管；和 配置用W偏置所述第一尾部晶体管与第二尾部晶体管W控制所述输出信号的共模电 压来控制所述差分输出信号的共模电压的共模控制电路。
【文档编号】H03F3/21GK104467709SQ201410422949
【公开日】2015年3月25日 申请日期:2014年8月26日 优先权日:2013年9月19日
【发明者】A·A·休博塔卢 申请人:美国亚德诺半导体公司