全异步sar adc亚稳态消除电路与方法
【专利摘要】本发明公开了一种全异步SARADC亚稳态消除电路，它包括电容阵列DAC、比较器、全异步控制环、计数器和振荡器。本发明的有益效果是：如果某一位比较时，比较器进入了亚稳态，可强制置位该次比较结果为1，并结束本次ADC的转换，最多导致1个LSB的误差，而且能有效的产生转换结束信号EOC，提示SOC可以开始下次采样，克服了现有技术在一定采样率时，由于亚稳态导致全异步SARADC性能急剧下降的问题，同时由于消除了亚稳态，转换结束信号EOC可以得到有效状态，SOC可以根据EOC状态开始下一次转换，可以尽可能提高SARADC的采样率，本发明具有电路简单、性能可靠等优点。
【专利说明】全异步3八8八00亚稳态消除电路与方法
【技术领域】
[0001]本发明涉及一种亚稳态消除的【技术领域】，尤其涉及一种全异步“I？ ^00亚稳态消除电路与方法。
【背景技术】
[0002]亚稳态是指比较器输出无法在某个规定时间段内达到一个可确认的逻辑输出状态。当一个比较器进入亚稳态时，既无法预测该次比较结果，也无法预测何时才能得到稳定的逻辑输出结果；在这个比较期间，比较器输出一些中间级电平，后续电路无法根据这些中间级电平进行进一步的逻辑运算，在常规的同步“I？ ^00中，存在两种时钟信号，分别为采样时钟和比较时钟，顾名思义前者用于采样，后者用于比较。而比较时钟会每个周期去触发锁定比较器，如果比较器进入亚稳态，该时钟可以强制结束本次比较，尽管比较结果不确定。但是同步^00的比较时钟至少为奸1个采样周期，这大大限制了 “I？ ^00的采样率，其中~为八IX:的位数。
[0003]在全异步3仙^00中，由于消除了单独的高频比较时钟，简化了系统设计，但是由于缺乏高频比较时钟，如果某一位比较时，比较器进入亚稳态，理论上电路将锁死在该状态上，或者该位比较时间太长，导致后续的位没有时间完成比较，丢失太多的位，最终导致八IX:性能急剧下降。
【发明内容】
[0004]本发明的目的在于克服现有技术的不足，提供一种全异步“I？ ^00亚稳态消除电路与方法，在比较器进入亚稳态时，强制置位该次比较结果为1，并结束本次八IX:的转换，有效的消除亚稳态，使电路回到正常比较状态。
[0005]本发明的目的是通过以下技术方案来实现的:全异步3八1？ ^00亚稳态消除电路，它包括电容阵列0…和比较器，其特征在于:它还包括全异步控制环、计数器和振荡器；
电容阵列0…输出的采样开始/转换结束信号3仏!'1^1(1分别与全异步控制环和振荡器的使能端2剛，以及计数器的一个复位端8311连接；
振荡器的时钟信号输出0(0与计数器的时钟信号输入0(1连接；
计数器的输出端0分别与比较器的置位端321、全异步控制环的结束控制端2冊和电容阵列0仏的结束控制端2冊连接；
比较器的一个输出信号乂叩与全异步控制环的输入端连接，比较器的另一个输出乂011与全异步控制环的咖输入端连接；
全异步控制环的输出00^分别与计数器的另一个复位端旧12和比较器的锁存端口[八丁⑶连接。
[0006]全异步“I？ ^00亚稳态消除方法，它包括以下步骤:
51.电容阵列0仏输出的采样开始/转换结束信号为高电平，即3^11*1211(1=1，进入采样周期，在采样周期内，振荡器的输出0(0=0，全异步控制环的输出00#0，计数器的输出Q=O,比较器锁定，输出Vop=Von=I ；
52.采样开始/转换结束信号即Start_End=0，采样结束，进入比较周期；
53.在比较周期，判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5 ；
54.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器、全异步控制环和电容阵列DAC无影响；
55.比较器进入亚稳态，计数器输出Q=l，比较器的输出Vop=l、Von=0，消除了比较器的亚稳态；
56.计数器输出的Q=l，使全异步控制环结束，DAC输出高电平，即Start_End=l，结束比较周期；
57.重复步骤SI?S6，进入下一个采样-比较周期。
[0007]本发明的有益效果是:本发明可以在比较器进入亚稳态时，强制置位该次比较结果为I，并结束本次ADC的转换，最多导致I个LSB的误差，而且能有效的产生转换结束信号E0C，提示SOC可以开始下次采样，克服了现有技术在一定采样率时，由于亚稳态导致全异步SAR ADC性能急剧下降的问题，同时由于消除了亚稳态，转换结束信号EOC可以得到有效状态，SOC可以根据EOC状态开始下一次转换，可以尽可能提高SAR ADC的采样率，对全异步SAR ADC提供了有效的保障，提高了 ADC的性能。
【专利附图】
【附图说明】
[0008]图1为本发明的电路结构示意图；
图2为本发明的方法流程图。
【具体实施方式】
[0009]下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
[0010]如图1所示，全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC和比较器，它还包括全异步控制环、计数器和振荡器；
电容阵列DAC输出的采样开始/转换结束信号Start_End分别与全异步控制环和振荡器的使能端ENN，以及计数器的一个复位端RSTl连接；
振荡器的时钟信号输出CKO与计数器的时钟信号输入CKI连接；
计数器的输出端Q分别与比较器的置位端SET、全异步控制环的结束控制端END和电容阵列DAC的结束控制端END连接；
比较器的一个输出信号Vop与全异步控制环的QP输入端连接，比较器的另一个输出Von与全异步控制环的QN输入端连接；
全异步控制环的输出DON分别与计数器的另一个复位端RST2和比较器的锁存端口LATCH连接。
[0011]如图2所示，全异步SAR ADC亚稳态消除方法，它包括以下步骤:
S1.电容阵列DAC输出的采样开始/转换结束信号为高电平，即Start_End=l，进入采样周期，在采样周期内，振荡器的输出CKO=O,全异步控制环的输出DON=O,计数器的输出0=0，比较器锁定，输出^01)=^011=1 ；
52.采样开始/转换结束信号即采样结束，进入比较周期；
83.在比较周期，判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤34，若比较器进入亚稳态，则转至步骤35 ；
54.比较器未进入亚稳态，计数器在00^周期信号的作用下，输出0=0，对比较器、全异步控制环和电容阵列0仏无影响；
85.比较器进入亚稳态，计数器输出0=1，比较器的输出701)=1^0==0,消除了比较器的亚稳态；
56.计数器输出的0=1，使全异步控制环结束，0仏输出高电平，即3^11*1211(1=1，结束比较周期；
57.重复步骤31?36，进入下一个采样-比较周期。
【权利要求】
1.全异步SARADC亚稳态消除电路，它包括电容阵列DAC和比较器，其特征在于:它还包括全异步控制环、计数器和振荡器； 电容阵列DAC输出的采样开始/转换结束信号Start_End分别与全异步控制环和振荡器的使能端ENN，以及计数器的一个复位端RSTl连接； 振荡器的时钟信号输出CKO与计数器的时钟信号输入CKI连接； 计数器的输出端Q分别与比较器的置位端SET、全异步控制环的结束控制端END和电容阵列DAC的结束控制端END连接； 比较器的一个输出信号Vop与全异步控制环的QP输入端连接，比较器的另一个输出Von与全异步控制环的QN输入端连接； 全异步控制环的输出DON分别与计数器的另一个复位端RST2和比较器的锁存端口LATCH连接。
2.全异步SARADC亚稳态消除方法，其特征在于:它包括以下步骤: . 51.电容阵列DAC输出的采样开始/转换结束信号为高电平，即Start_End=l，进入采样周期，在采样周期内，振荡器的输出CKO=O,全异步控制环的输出DON=O,计数器的输出Q=O,比较器锁定，输出Vop=Von=I ； . 52.采样开始/转换结束信号即Start_End=0，采样结束，进入比较周期； . 53.在比较周期，判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5 ； .54.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器、全异步控制环和电容阵列DAC无影响； . 55.比较器进入亚稳态，计数器输出Q=l，比较器的输出Vop=l、Von=0，消除了比较器的亚稳态； . 56.计数器输出的Q=l，使全异步控制环结束，DAC输出高电平，即Start_End=l，结束比较周期； . 57.重复步骤SI?S6，进入下一个采样-比较周期。
【文档编号】H03M1/10GK104320138SQ201410433646
【公开日】2015年1月28日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】谭荣, 向建军 申请人:成都锐成芯微科技有限责任公司