混合信号电路的制作方法

混合信号电路的制作方法
【专利摘要】公开了一种混合信号电路，该电路包括：ADC单元的阵列，被配置为以时间交织方式进行操作，并且每个ADC单元可在一系列时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器，其中：至少一个ADC单元可进行操作以用作报告ADC单元，并且针对一个或更多个被监视的所述转换中的每一个，指示子转换操作中的特定的子转换操作在所涉及的时间窗期间是否完成，并且控制器可操作用于考虑至少一个这样的指示并且根据该被考虑的指示或每个被考虑的指示来控制电路。
【专利说明】混合信号电路

【技术领域】
[0001] 本发明涉及混合信号电路，更具体地涉及使用逐次逼近型寄存器（SAR)的ADC(模 拟-数字转换器）电路。
[0002] 可认为逐次逼近转换是由子转换操作序列组成的转换处理的一个示例。根据本发 明的ADC电路可具有特定用途，例如，作为在EP-A1-2211468中所公开的采样电路中在路径 的端部处所使用的ADC电路（子ADC单元）。

【背景技术】
[0003] 作为背景，将考虑EP-A1-2211468中公开的采样电路的各方面。
[0004] 图1是可应用本发明的模拟-数字电路40的示意图。电路40包括采样器42、作 为示例时钟信号发生器的压控振荡器（VC0) 44、解复用器46、ADC组48、数字单元50和校准 单元52。
[0005] 采样器42被配置为执行四向或四相时间交织，以通过电流导引将输入电流IIN分 成四个时间交织样本流A至D。为此，VC0 44是可操作用于输出彼此相位相差90°的四个 时钟信号例如作为四个升余弦信号的正交VC0。例如，VC0 44可以是使得电路40能够具有 64GS/s的总采样率的共用16GHz的正交VC0。
[0006] 流A至D中的每一个均包括如图1所示串联连接在一起的解复用器（DEMUX)46和 ADC组48。采样器42在电流模式下进行操作，并且相应地，流A至D实际上是源自（并且 一起构成）输入电流1"的电流脉冲的四个时间交织流，每个流均具有为总采样率的四分之 一的采样率。继续以总采样率为64GS/s为示例，流A至D中的每一个可具有16GS/s采 样率。
[0007] 关注作为示例的流A，n向解复用器46首先对电流脉冲流进行解复用。解复用器 46是电流导引解复用器，并且其执行与采样器42相似的功能，将流A分成n个时间交织流， 每个时间交织流具有等于总采样率的l/4n的采样率。解复用器46可以单个级或以一系列 级来执行l:n解复用。例如，在n= 80的情况下，解复用器46可借助于第一 1:8级、之后 是第二1:10级来执行1:n解复用。
[0008] 从解复用器46输出的n个流传递到ADC组48中，该ADC组48包含n个ADC子单 元，每个ADC子单元可操作用于将其输入脉冲流转换成数字信号，例如，转换成8位数字值。 相应地，n个数字流从ADC组48传递到数字单元50。在n= 80的情况下，ADC子单元的转 换率会比总采样率慢320(4X80)倍。
[0009] 流B、C和D类似于流A进行操作，相应地，省略重复描述。在n= 80的上述情况 下，可认为电路40包括在四个ADC组48之间划分的320个ADC子单元。
[0010] 因而，四组n个数字流输入到数字单元50,该数字单元50对这些流进行复用以产 生代表模拟输入信号（电流IIN)的单个数字输出信号。示意性地，产生单个数字输出的该 想法可以为真，然而，在实际的实现方式中，可优选地从ADC组并行地输出数字输出信号。
[0011] 校准单元52被连接以从数字单元50接收一个或多个信号，并且基于该信号确定 要施加至采样器42、VCO44、解复用器46和ADC组48中的一个或更多个的控制信号。
[0012] 图2是四相（S卩，多相）电流模式（电流导引）采样器42的示意电路图。虽然在 图1中示出了单端输入信号（电流IIN)，但是将理解可以采用差分输入信号，以例如利用共 模抗干扰。相应地，在电路40中实际上可以复制采样器42和解复用器46以及ADC组48 以支持这样的差分信令（signaling)，例如需要320个差分ADC子单元或640个单端ADC子 单元。然而，为了简明，从图1中省略了这样的复制。返回到图2,采样器42被配置为接收 这样的差分输入电流信号，这里被建模为幅值随着输入信号变化的电流源IIN。
[0013] 由于差分信令，采样器42实际上具有针对两个差分输入的两个匹配（或对应或互 补）部54和56。相应地，在部54中存在第一组输出流I0UTA至I0UTD，以及存在匹配的第 二组输出流I〇UTBA至I0UTBD，其中，I0UTB是指IOUT，并且其中I〇UTA与I0UTBA成对，I0UTB与I0UTBb成对，等等。
[0014] 关注作为示例的第一部54 (因为第二部56与第一部54类似地进行操作），设置了 四个n沟道MOSFET58A至58D(即，每个流或路径有一个），其中它们的源极端子在共同尾 (tail)节点60处连接在一起。
[0015] 上述电流源IIN连接在共同尾节点60与部56的等同的共同尾节点66之间。另一 电流源IDC 62连接在共同尾节点60与接地供应之间，并且传送恒定DC电流IDC。四个晶体 管584至581)的栅极端子分别由从VC0 54提供的四个时钟信号0(|至03驱动。
[0016] 如上所述，部56在结构上类似于部54,并因而包括晶体管6\至641)、共同尾节点 66和电流源IDC 68。晶体管58A至58D和64A至64D可分别称为采样器开关SW1至SW8。 [0017] 再次作为背景并且为了帮助理解本文中稍后所述的ADC组48的操作，现在将说明 米样器42的操作。
[0018] 图3在上部曲线图中示出了时钟信号0(|至03的示意性波形，并且在下部曲线图 中示出了对应的输出电流I〇UTA至I0UTD中的三个（未示出电流I0UTc)的示意性波形。
[0019] 时钟信号至03是作为四个电压波形从VC0 44提供的时间交织升余弦波形。 在本案中使用四个时钟信号是由于ADC电路40的四向交织设计，但将理解的是，在另一实 施例中，针对输入电流信号的三向或更多向划分（split)，可以使用三个或更多个时间交织 时钟信号。
[0020]时钟信号至03彼此相位相差90°，以使得0。处于0°相位，处于90° 相位，e2处于180°相位，以及03处于270°相位。
[0021] 在时钟信号e^至0 3的控制下采样电路42的效果是：输出电流iouta至ioutd 是四个电流脉冲串（或流），每串中的一系列脉冲具有与时钟信号至03之一相同的周 期，并且所有四个串的脉冲以时钟信号之一的周期的四分之一（或者以时钟信号之一的采 样频率的四倍）一起彼此时间交织为有效的整个脉冲串。
[0022] 为了利于进一步说明，在图4中以粗体突出时钟信号0P
[0023] 时钟信号0(|至03分别控制采样器42中的晶体管58 4至5心的栅极。相应地，按 顺序接通且然后关断晶体管58A至58D，以使得随着这些晶体管中的一个关断，下一个按顺 序接通，并且使得当完全接通它们中的一个时，基本上关断其他晶体管。
[0024] 由于经由晶体管584至581)进入节点60的所有电流基本上都必须作为电流ITAtt流 出该节点，则在任何时间的电流I〇UTA至I0UTD之和必须基本上等于ITm =IDC -IIN。因此， 上述栅极控制的效果是：导引电流ITm按这些晶体管接通和关断的顺序通过晶体管58A至 58D，S卩，使得随着这些晶体管中的一个关断并因而开始传送ITAtt的较少电流，下一个按顺序 接通并因而开始传送ITAa的较多电流，并且使得当它们中的一个完全接通时，其传送基本 上全部ITAu因为其他晶体管实际上关断。
[0025] 在图3的下部曲线图中示出了该效果。为了简明，仅示出输出电流10^\、10^3和 I〇UTD，然而，所示出的波形图案以相似的方式继续。为了与时钟信号的上部曲线图进行比 较，以粗体突出输出电流I〇UTA的波形（对应于时钟信号0J。
[0026] 为了理解图3中的下部曲线图，在波形0 ^上标示三个点70、72和74,以及在波形 I0UTA上标示对应的三个点80、82和84。
[0027] 在点70,波形0。处于其峰值，即处于VDD，并且其他时钟信号0:至03明显在其 峰值之下。相应地，晶体管58,完全接通，并且晶体管5心至58 1)基本上关断。因此，在对应 的点80,电流I0UTA等于ITAtt，并且其他电流I0UTB和I0UTD (以及未示出的电流I0UTc)基 本上等于零。
[0028]在点70之前的点72,波形0。朝向其峰值升高但尚未达到其峰值。此外，在点72， 波形e3从其峰值下降。重要的是，在点72,时钟信号03和0。具有相等的值。因此，晶 体管58D和58A以彼此相同的程度接通，因为它们的源极端子连接在一起。在点72,时钟信 号0 1和02也彼此相等并且足够低以确保晶体管58])和58。关断。因而，在该时间点，电流 工!^的一半流过晶体管58D，而其另一半流过晶体管58A，如点82所表明的，以使得I0UTD = I0UTa= (Itail)/2。
[0029] 点74等同于点72,除了在该点是晶体管58A和58B都接通外。因此，在对应的点 84,I0UTA =I0UTB = (I胤)/2。
[0030] 如图4中所表明的，随着iTAtt变化，沿着各条路径导引的电流脉冲的大小也变化。 然而，脉冲的形状仍由如图3中的时钟信号限定。
[0031] 图5是用于理解导向ADC组48的解复用器46的结构和操作的ADC电路40的部 分的示意电路图。
[0032] 为了简明，仅示出了采样器电路42的一部分。即，仅示出"正（plus)"部54,并且 省略了该"正"部54的元件以避免使图5过于复杂。
[0033] 关于解复用器46,仅示出针对输出I0UTA的解复用电路46。也为其他七个输出 I0UTB至I0UTD以及I0UTBA至I0UTBD提供类似电路。
[0034] 如图5所示，本实施例中的解复用器46由两个级（S卩，级46A和级46B)构成。第 一级46A执行1:N解复用，第二级46B执行1:M解复用。
[0035] 级46A和46B通常具有与采样电路42的采样开关110的阵列相同的结构。即，每级 均包括源极端子一起连接在共同尾节点处的多个晶体管（在这种情况下，n沟道M0SFET)。
[0036] 根据采样电路42的上述描述，以及仅考虑作为示例的"正"部54,将理解的是，电 路将输入电流IIN(或ITm)划分成X个时间交织脉冲串，其中，在本实施例中X= 4。在本 实施例中，在输出I〇UTA至I0UTD提供这些脉冲串。因而，可以认为采样电路42执行1:X解 复用功能。以相同的方式，级46A可进一步对来自采样器42的每个输出进行1 :N解复用， 并且级46B还可以进一步对级46A的每个输出进行1:M解复用。
[0037] 在图5中仅示出一条完整的解复用路径。即，对输入电流IIN进行解复用以提供 x(在本情况下X= 4)个输出然后，级46A对这些输出中的每一个进行1:N解复用，然而，这在图5中仅关于最左边的输出IOUTA而示出。结果，来自该示出的级46A的 输出是输出。然后，级46B对（用于所有级46A的）这些输出中的每一 个进行1:M解复用，然而这在图17中仅关于最左边的输出10瓜_再次示出。结果，来自该 示出的级46B的输出是输出IOUTA_至IOUT^^。其他级46B产生对应的输出。
[0038] 采样电路42和解复用器46 -起执行1:Z解复用功能，其中Z=XXNXM。在本示 例中，X= 4,N= 8以及M= 10。因而，本示例执行1:320解复用（与以上的较早描述一 致），这导致在"正"侧54的320个输出以及在"负（minus) "侧56的对应的320个输出。
[0039] 返回看图1，来自解复用器46的输出信号传递到ADC组48。ADC组48用于产生与 向其输入的各个电流脉冲的面积相对应的数字值。
[0040] 图6是用于理解ADC组48的操作原理的示意图。为了简明，仅示出解复用器46 的一个输出I0UTaki2(i，结果，所示出的ADC电路48仅表示该特定输出所需的ADC电路（ADC 单元）。可为解复用器46的所有输出提供类似的ADC电路48。
[0041] ADC电路48通常采用电容150的形式。如图6所示，电容150的值可以是可变的， 以使得在校准期间或者在初始设定阶段可以调整（trim)其值。一般来说，采用电容150 将电流脉冲从输出I〇UTA1(l2(l转换成电压值VOTT。即，每个脉冲均将电容150充电达到与所 涉及的脉冲的面积成比例的电压。这是因为每个电流脉冲中的电荷量由其面积限定（Q= /Idt)，并且因为电容150两端的电压由电荷量Q和电容值C来限定（V=Q/C)。
[0042] 在电容150两端保持针对特定脉冲的电压VQUT，直到重置开关152重置电路48为 止。在针对特定脉冲的电压VOTT被保持时，例如使用采用逐次逼近型寄存器（SAR)的ADC电 路来将该模拟输出值转换为数字输出值。在差分电路的情况下，如在本实施例中一样，每个 将具有其互补的VOTT，并且该对可一起施加至差分比较器以使得输出针对该对的单个数 子输出。
[0043] 该操作模式的优点在于，即使在解复用器46内经历了延迟，每个脉冲内的电荷即 使在稍长的周期内仍将使其为相关输出。在该情况下，根据脉冲产生的电压VOTT保持不受 影响。为了说明这一点，在图6中不出了相同电流脉冲的两个不例154和156。第一脉冲 154表示经历了最小延迟的情况。第二脉冲156表示例如由于电路中的跟踪电容（track capacitance)而经历了一定延迟/扩展的情况。结果，与脉冲154相比，脉冲156在时间上 伸展。重要的是，两个脉冲154和156的面积基本上相同，因而，输出电压V〇UT对于两者会 是相同的。
[0044] 图7是用于理解图6中的电路48的每个子ADC单元内的SAR-ADC(逐次逼近型寄 存器-模数转换）电路的可能应用的示意图。这样的电路可以具有如下形式的子转换操 作（阶段/步骤）的循环：重置⑵、采样⑶、1、2、3、4、5、6、7和8，如图7所示。在每个采 样子转换操作中，可将所涉及的电流脉冲转换成输出电压VOTT，并且随后可通过接着的8个 SAR子转换操作将该电压VOTT转变成8位数字值。然后,接下来的重置子转换操作为电路准 备下一个电流脉冲。
[0045] 为了更全面理解EP-A1-2211468中所公开的ADC电路，可参照分别对应于当前的 图 1 至图 7 的图 9、10、12、13、17、19 和 20。
[0046] 图8呈现了图1和图6的电路可采用的示例SARADC电路，即作为ADC组48的子 ADC单元的一部分。主要元件是获取图6的的S/H电路170、电压比较器180、内部DAC190和SAR200。比较器180将所保持的VQUT与内部DAC190的输出进行比较，并且将比较 的结果输出到SAR200。SAR200被设计为将与VQUT近似的数字码提供至内部DAC190。DAC 190基于从SAR200输入的数字码来向比较器提供模拟电压。
[0047] 对SAR200进行初始化以使得其MSB等于数字1 (其他位是数字0)。然后，将该 码输入到DAC190,该DAC190的输出模拟电压被提供到比较器180。如果该模拟电压大于 VOTT，则比较器180使得SAR200重置该位；否则，该位保持为1。然后，下一位被设置为1， 并且接下来是相同的过程（子转换操作），继续该二进制搜索（binarysearch)直到已测试 SAR200中的每个位（这些"测试"分别对应于图7中的子转换操作1至8)。从SAR200输 出的最终的数字码是采样电压VOTT的数字近似并且最终在转换完成时输出。
[0048] 通常，如图9A所表示的，这样的SARADC电路在同步模式下进行操作。也就是说， 阶段、步骤或子转换操作（R、S、1、2、3、4、5、6、7、8)与时钟信号同步地开始和结束。然而， 这可能导致取决于模拟输入VIN的某些步骤中的问题。例如，每个步骤（子转换操作）1至 8可包括其自身的子处理，其中DAC190的输出稳定（settle)，比较器180重置并且比较器 180作出其判定。如图9A所示，在一些情况下，子转换操作之一（例如，编号5)可能生成 错误结果，例如因为比较器输入电压非常小（例如，远远小于1LSB)并且因此在该步骤中没 有足够的时间来令人满意地完全完成其子处理。这一般仅可以在每次转换的一个转换步骤 (子转换操作）中发生，这是由于输入电压仅可以非常接近一个可能数字值。因而，对于所 有的其他子转换操作，电压差必须至少是1LSB，因此这些其他子转换操作（步骤）可能具有 执行其子处理可利用的太多的时间。
[0049] 显而易见的是，产生错误的子转换操作越重要，ADC电路的最终结果（数字码）的 误差就越大。然而，如果供应电压被设置得高到足以使所有装置具有足够时间在所有条件 下完成，则大多数装置将具有比耗费功率所需的电压更高的电压。


【发明内容】

[0050] 期望解决上述问题中的一个或更多个。
[0051] 本发明的各方面由所附独立权利要求来定义。具体实施例由从属权利要求来定 义。
[0052] 根据本发明的第一方面，提供了一种混合信号电路，包括：ADC单元的阵列，被配 置为以时间交织方式进行操作，并且每个ADC单元可在一系列时间窗中的每个时间窗内进 行操作以将模拟输入值转换成对应的数字输出值，每个转换包括（异步）子转换操作的序 列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器， 其中：至少一个ADC单元可进行操作以用作报告ADC单元，并且针对一个或更多个被监视的 所述转换中的每一个，指示所述子转换操作的特定的子转换操作在所涉及的时间窗期间是 否（至少在给定的程度上）完成，并且控制器可进行操作以考虑至少一个这样的指示并且 根据该被考虑的指示或每个被考虑的指示来控制电路。
[0053] 控制器可进行操作以控制电路，以使功耗和/或操作速度和/或转换准确度的值 接近（toward)期望值或为期望值。这可基于每个ADC单元或者每组ADC单元来进行。控 制器可平衡对于低功耗、高操作速度和高转换准确度的期望。控制器能够被配置为可被配 置为实现特定的或给定的这样的期望平衡。
[0054] 这样的电路被认为是有利的，这是由于可以根据其操作性能来控制其操作，例如 使其操作性能接近期望性能。这样的控制可关注电路的功耗，并且使得能够控制该性能以 使当前功耗接近期望消耗，例如在阈值功耗以下。这样的控制可关注转换准确度，并且使得 能够控制该性能以使当前转换准确度接近期望准确度。可考虑这样的因素的组合以例如平 衡不同要求并且使得能够实现可接受的功耗和转换准确度。
[0055] 这样的混合信号电路可用在集成电路中，并且可处理不同类型的信号，即数字信 号和模拟信号。这样的电路可以是模拟-数字转换器的一部分或全部。ADC单元的阵列可按 一定顺序布置，并且例如被组织成子组或子阵列。时间交织操作可允许ADC单元例如以并 行但时间交错方式进行操作，其中阵列的每个相继ADC单元的操作相对于阵列的在前ADC 单元的那些操作延迟了系统时钟信号的一个或更多个时钟循环。虽然连续的窗之间也可存 在间隙，但是以每个ADC单元的一系列时间窗的每个相继窗当在前窗结束时立即开始的意 义，每个ADC单元的一系列时间窗可以是连续的。阵列的每个连续ADC单元的一系列时间 窗可相对于阵列的在前ADC单元的一系列时间窗延迟。时间窗可全部具有相同长度。每个 模拟值可以是接收到的电荷包中的电压大小或电荷量。输出数字值可全部具有相同格式， 例如它们可全部为4位、6位、8位或16位值（或者由任何其他的整数个位值构成）。
[0056] 序列的每个相继子转换操作可通过在前子转换操作的完成来触发，以使得那些子 转换操作以异步方式依次地进行，即独立于可触发序列的第一子转换操作（第一数个子操 作）的系统时钟信号，以及/或者定义时间窗。时间窗可以是与这样的时钟信号同步。
[0057] 以ADC单元输出指示特定的子转换操作在所涉及的时间窗口期间是否完成的信 号的意义，ADC单元可以是报告ADC单元。如果特定的子转换操作在所涉及的时间窗期间 完成，则这样的输出信号可以具有一个值，而如果不是，则具有另一个值。如果子转换操作 (至少在给定程度上）已成功结束，例如，如果子转换操作的所有组成操作成功结束，则可 认为完成子转换操作。例如，混合电路可被配置为在其时间窗中的每个时间窗的结尾处重 置每个ADC单元，以使得尚未成功结束的任意子转换操作未成功结束。
[0058] 以将指示当作控制处理或判定的因素（例如当作判定混合信号电路（具体地，ADC 单元的阵列）的操作性能是否满足目标性能的因素）的意义，控制器可考虑指示。以当执 行这样的控制时分析指示或者将指示纳入考虑的意义，控制器可考虑指示。
[0059] 时间窗可全部具有相同长度，S卩，对于所有ADC单元和所有转换，由对阵列所共同 的时钟信号可选地确定。这可在整体上简化电路的控制。
[0060] ADC单元的时间窗可彼此同步。各自ADC单元的一系列时间窗可以是时间交织的， 艮P，使得它们在一定程度上在时间上重叠并且因而至少部分地并行操作。
[0061] 阵列中的ADC单元可被组织成对应于其时间交织操作的顺序。各自ADC单元的一 系列时间窗因而可根据时间交织操作按顺序一个系列接一个系列地在时间上偏移或偏离。
[0062] ADC单元的一些或全部可用作报告ADC单元。控制器可进行操作以可选地通过动 态方式配置哪些ADC单元用作报告ADC单元。例如，ADC单元可仅在某段时间用作报告ADC 单元。控制器可例如在进行下去（ongoing)的基础上选择哪些ADC单元为报告单元，例如 识别阵列中的需要监视的部分以及将来自那些部分的ADC单元选择为报告ADC单元。可选 地，所有ADC单元可同时用作报告ADC单元，即对于混合信号电路的正常操作。
[0063] -些或全部转换可以是被监视的转换。例如，报告ADC单元可对其转换的全部或 仅其中的部分进行监视和报告。控制器可进行操作以可选地通过动态方式配置哪些转换是 被监视的转换。
[0064] 一些或全部指示可以是被考虑的指示。例如，控制器可当控制混合信号电路的操 作时将其接收的指示中的一些或全部纳入考虑。控制器可按组考虑接收到的指示或者将接 收到的指示认为是在给定的时间或操作时段内接收到的指示。例如，控制器可考虑在阵列 的ADC单元均执行相同次数的转换的时间段内接收到的指示。控制器可进行操作以可选地 通过动态方式配置哪些指示是被考虑的指示。
[0065] 控制器可进行操作以考虑在特定时间段内所提供的一组指示，并且基于被考虑的 这组指示来执行控制。这样的组可包括针对每个报告ADC单元的给定次数的转换（例如， 接连转换）的指示。特定时间段可包括时间交织的时间窗的阵列，该时间交织的时间窗的 阵列包括ADC单元的阵列中的每个ADC单元的给定数量的时间窗。给定的数量可以是任意 正整数。
[0066] 控制器可进行操作以考虑一组ADC单元提供的一组指示，并且基于被考虑的该组 指示来执行控制。该组ADC单元可以是ADC单元阵列中的子集或子阵列。例如，如果ADC 单元以多行或列布置，则行或列（例如，组（bank))可构成这样的组。
[0067] 控制器可进行操作以进行考虑并且至少或仅在控制时段期间进行控制。即，控制 器不需要所有时间都执行其控制，并且可停止这样的控制以节省功率/控制负担。例如，控 制器可在少于10%或甚至1%的时间内执行其控制。控制器可进行操作以配置控制时段何 时出现，例如当远离电路的性能时更频繁或更长时间地执行控制，或者趋于较快远离目标 性能。
[0068] 控制器可进行操作以配置每个子转换操作序列的哪个子转换操作是特定的子转 换操作。例如，控制器可将每个序列的倒数第二的子转换操作配置为最后的子转换操作，使 得电路的控制可确保或增加至少每个序列的除了最后的一个子转换操作外的子转换操作 完成的机会。电路可被配置成使得每个序列的最后或倒数第二（或任一个更早的）子转换 操作是特定的子转换操作。
[0069] 控制器可进行操作以配置例如相对于数字输出值中所期望的位数在序列中有多 少子转换操作。例如，如果每个序列的最后的子转换操作是特定的子转换操作，则控制器可 将序列配置成使得存在比创建所涉及的数字输出值所需的子转换操作多一个（或另一数 量）子转换操作。然后，电路的控制可确保或增加至少创建所涉及的数字输出值所需的子 转换操作完成的机会。
[0070] 报告ADC单元可进行操作以通过当被监视的转换的子转换操作中的特定的子转 换操作在所涉及的时间窗期间完成时输出转换完成信号，来执行这样的指示。这样的信号 可以是数字或模拟信号。控制器可被连接以接收这样的信号，或者接收作为这样的信号的 数学组合（例如，总和）或逻辑组合（例如，与（AND)、与非（NAND)、或（0R)、异或（N0R))的 信号。
[0071] 报告ADC单元可进行操作以通过输出所述数字输出值来执行这样的指示，该控制 器可进行操作以通过分析一些或全部这样的数字输出值来控制电路。例如，控制器可进行 操作以对所涉及的数字输出值执行频域分析。控制器可进行操作以对所涉及的数字输出值 执行SNR(信噪比）分析。
[0072] 控制器可进行操作用于通过控制分别向阵列中的一个或更多个ADC单元和/或共 同向阵列中的一些或全部ADC单元提供的供应电压的大小，来控制电路。这样的控制可包 括增大、减小或保持所涉及的供应电压。例如，可增大供应电压以增大所涉及的ADC单元的 操作速度，或者减小供应电压以减小所涉及的ADC单元的操作速度并节省功率。
[0073] 控制器可进行操作以通过控制向阵列的一个或更多个ADC单元的场效应晶体管 供给的体电压的大小，来控制电路。这样的控制可包括增大、减小或保持所涉及的体电压。 例如，可减小体电压（例如，体源电压）以增大所涉及的ADC单元的操作速度，或者增大体 电压（例如，体源电压）以减小所涉及的ADC单元的操作速度。这可以是对NM0S体电压的 适当控制，其中相反情况是针对PM0S体电压而这样做。可调整NM0S体电压以使得增大体 源电压使速度减小，并且减小体源电压使速度增大。
[0074] -种可能性是仅仅或至少通过调整体电压来降低功率（例如，漏电流）。例如，供 应电压可保持固定，同时调整体电压以减小操作速度并节省功率。如果减小体源电压以增 大操作速度，则可以减小供应电压（有效地抑制速度增大到一定程度）并节省功率。
[0075] 控制器可操作用于基于考虑的指示来控制电路以易于使得将来的这样的指示指 示已实现目标性能。即，使用当前指示来控制将来的操作，可在发展（例如，具有反馈的控 制环）的基础上来执行这样的控制。
[0076]目标性能可包括阵列中的一个或更多个ADC单元消耗的目标功率量以及/或者指 示特定子转换操作在所涉及的时间窗内已完成的被考虑的指示的目标比例。例如，控制器 可进行操作以减小供应电压以尽可能地节省功率、同时仍确保足够数量的报告ADC单元充 分持续地或经常发布指示。例如，控制器可进行操作以减小供应电压以尽可能节省功率、同 时仍确保所有ADC单元充分持续地或经常完成其转换。阈值可用于决定是否充分持续地或 经常发布指示。
[0077] 控制器可进行操作以至少关于提供了被考虑的指示的ADC单元来执行其控制。例 如，即使仅一些ADC单元是报告ADC单元，控制器也可关于所有ADC单元执行其控制。控制 器可关于（例如，仅）非报告ADC单元执行其控制。
[0078] 控制器可进行操作以配置每个序列的最后的子转换操作是否对各个数字输出值 作出贡献。例如，如果8位数字值是期望的从而每个序列需要8个子转换操作，则所述序列 可仍然具有9个子转换操作。控制器在这样的情况下可将ADC单元配置成使得每个序列的 最后的子转换操作对各个数字输出值未作出贡献。混合信号电路可被配置成使得每个序列 的最后的子转换操作对各个数字输出值未作出贡献。
[0079] 系列中的一些或全部子转换操作可生成所涉及的数字输出值的对应位值。子转换 操作可以是逐次逼近操作。该ADC单元或每个ADC单元可以是异步ADC单元。ADC单元的 阵列可至少包括8个、16个、32个、64个或128个ADC单元。
[0080] 根据本发明的第二方面，提供了混合信号电路，包括：（可选异步）ADC单元，可在 一系列时间窗中的每个时间窗内进行操作以将输入模拟值转换成n位数字值，每个转换包 括n个子转换处理的序列，其中序列中的每个相继处理是通过在前处理来触发，并且可进 行操作以每次序列中的给定的处理在所涉及的时间窗期间完成时输出转换完成信号；以及 控制器，被连接以接收转换完成信号并且可进行操作以根据所接收的转换完成信号来控制 电路的操作。
[0081] 控制器可进行操作以根据在每个所述时间窗内是否接收到转换完成信号来控制 电路的操作。该电路可包括多个这样的ADC单元，其中控制器被连接以从多个ADC单元接 收转换完成信号。控制器可进行操作以针对（每个）ADC单元、根据在每个所述时间窗内是 否接收到转换完成信号来控制电路的操作。
[0082] 根据本发明的第三方面，提供了一种混合信号电路，包括：ADC单元，可在一系列 时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个转换包 括子转换操作序列，每个相继子转换操作是通过在前子转换操作的完成来触发的；以及控 制器，其中：ADC单元可进行操作以针对一个或更多个被观察的所述转换来指示特定的子 转换处理在所涉及的时间窗期间是否完成；并且控制器可进行操作以根据这样的指示控制 电路。
[0083] 根据本发明的第四方面，提供了一种混合信号电路，包括：多个ADC单元，每一个 均可进行操作以将模拟输入值转换成相应的数字输出值，每个转换包括逐次逼近操作（每 个这样的操作生成所涉及的数字输出值的对应位值）的序列；以及控制单元；其中：至少一 个ADC单元可进行操作以当已完成给定数量的转换的所述逐次逼近操作时输出完成信号； 并且控制单元可进行操作以根据至少一个所述完成信号来控制系统。
[0084] 根据本发明的第五方面，提供了一种混合信号电路，包括：ADC单元，可进行操作 以将模拟输入值转换成相应的数字输出值，每个转换包括逐次逼近子转换操作的序列，每 个子转换操作生成所涉及的数字输出值的对应位值；以及控制单元，其中：ADC单元可进行 操作以针对每个转换指示其性能；并且控制单元可进行操作以根据所述指示来控制电路。
[0085] ADC单元可以是操作与时钟信号同步的同步ADC单元，并且ADC单元可进行操作以 针对每个转换指示子转换操作是否完全完成；并且控制单元可进行操作以根据所述指示控 制电路。更优选地，ADC单元可以是操作与时钟信号同步的异步ADC单元，原因仅在于这些 操作中的头一个或更多个这样同步。随后的这样的操作可独立于时钟信号而被依次触发。 [0086] 根据本发明的第六方面，提供了一种模拟-数字转换器，包括根据本发明的上述 混合信号电路方面中的任一方面的混合信号电路。
[0087] 根据本发明的第七方面，提供了一种集成电路或1C芯片，包括根据本发明的上 述混合信号电路方面中的任一方面的混合信号电路或者根据本发明的上述第六方面的模 拟-数字转换器。
[0088] 本发明的其他方面包括范围分别与本发明的上述混合信号电路方面相对应的方 法方面（控制混合信号电路的方面）。与上述设备（电路）方面相关的可选特征同样适用 于方法方面。

【专利附图】

【附图说明】
[0089] 现在将作为示例参考附图，在附图中：
[0090] 如上所述，图1是可应用本发明的模拟-数字电路的示意图；
[0091] 如上所述，图2是图1的四相电流模式采样器的示意电路图；
[0092] 如上所述，图3示出图2的时钟信号0 ^至0 3的示意波形以及对应的输出电流 I0UTA至I0UTD中的三个的示意波形；
[0093] 如上所述，图4示出指示输出电流I0UTA至I0UTD可以如何随着变化的iTAtt而变化 的示意波形；
[0094] 如上所述，图5是用于理解其解复用器的结构和操作的图1的电路的部分的示意 电路图；
[0095] 如上所述，图6是用于理解图1的ADC组的ADC单元的操作原理的示意图；
[0096] 如上所述，图7是用于理解图6的每个子ADC单元内的SAR-ADC电路的可能应用 的不意图；
[0097] 如上所述，图8是图1和图6的电路可采用作为子ADC单元的部分的示例SARADC 电路的不意图；
[0098] 如上所述，图9A是与图8的SARADC电路的操作的同步模式相关的示意图；
[0099] 图9B是用于理解操作的异步模式的示意图；
[0100] 图9C是被配置为在异步模式下进行操作的示例SARADC电路的示意图；
[0101] 图10是表明表示如何减小ADC分辨率（8b至6b)使每个子转换操作可利用的时 间量增加并且因而可允许VDD和功耗的降低的表格；
[0102] 图11是实现本发明的混合信号电路的示意图；
[0103] 图12是用于理解图11的ADC单元阵列的时间交织操作的示意图；
[0104] 图13是可构成图11的混合信号电路的一部分的电路的示意图；以及
[0105] 图14是可构成图11的混合信号电路的一部分的另一电路的示意图。

【具体实施方式】
[0106] 一种解决图9A的方法所带来的问题的可能方式是以异步模式操作ADC电路，其 中，一个接一个地执行子转换操作（步骤）1至8,但仅当在前操作完成时继续进行。因而， 整个转换处理由顺序的子操作构成并且针对每个总体操作和每个子操作（除了例如重置 和采样外）而独立地计时。这具有完成的每个子转换操作应当无错误地完成的优点，但具 有整个转换完成的点可变化的缺点。
[0107] 例如，如图9B中所指示的，ADC电路可被配置为当每个子转换操作完成时或者仅 当诸如最后的子转换操作的特定子转换操作完成时发布转换完成（CC)信号。此外，可在8 个子转换操作（如图9A中）可利用的时间内接收最后的转换完成（CC)信号，或者（即，完 全）没有接收。实际上，总体结果通常比同步转换快，因为大多数异步转换更快（没有浪费 时间），并且通常在二进制搜索中可以仅存在一个"慢"循环，因为仅可以使用每个DAC码一 次，并且唯一的一个码可以非常接近输入电压。然而，如果供应电压被设置为足够高以使得 所有装置具有足够时间来在所有条件下完成，则大多数装置将具有比耗费功率所需的电压 更高的电压。
[0108] 图9C呈现与图8中的电路相对应的电路，其适用于在根据图9C的异步模式下进 行操作。主要差别在于由比较器180向逻辑210输出"判定完成"以确定何时可执行下一 子转换操作（步骤）。当然，逻辑210可控制电路的其他元件。此外，当最后的子转换操作 完成时，发布或提供转换完成（CC)信号。
[0109] 针对该背景，并且作为介绍，如下概括本发明采用的技术（上述异步模式的给定 使用）。在记住图1至图8的电路的情况下描述这些技术，仅作为示例，其中存在基于从电 路中的上游接收到的时间交织脉冲（例如，参见图7)以时间交织方式进行操作的（如在ADC组48中的）子ADC单元的阵列。为了简明，本文中将这样的子ADC单元或电路简称为 ADC单元，每一个在如图9C中一样的异步模式下进行操作。此外，为了便于理解，在以下说 明中将重复使用图1中所使用的附图标记。
[0110] 第一种技术是使用来自图1的电路的所有子ADC单元的转换完成（CC)信号（当 诸如最后的子转换操作的特定子转换操作完成时被发布），以控制VDD (和/或体偏压以调 整VTH)从而降低功耗。这里，这将为模拟电路提供ASV(自适应供应电压）功能。
[0111] 要控制的VDD可以是芯片上系统VDD，这会影响采样电路42以及解复用器46和ADC 单元48。然而，优选的是仅针对ADC单元48的阵列控制VDD，因为这是需要速度以及消耗大 多数功率的情况。另外，可能不期望改变整个系统VDD以影响采样电路42的采样时间，因为 这可能将噪声或失真添加到整个ADC40的输出中。
[0112] ADC单元将随着更高的供应电压（VDD)更快地进行操作，而相反地随着更低的供应 电压更慢地进行操作。这里的一般构思是检验来自全部（或一些）ADC单元的CC信号，并 且减小VDD，直到它们中的一个或更多个开始表明不存在CC信号，从而指示它们在可利用的 时间内没有完成其N位转换。例如，来自全部（或一些）ADC单元的CC信号可以经由锁存 器（以收集以另外的方式时间交织的信号）和与非门（NANDgate)供给至控制器，使得控 制器接收是否丢失任意CC信号的信号。
[0113] 在根据图1的本电路中，（由子转换操作构成的）整个转换所利用的时间（时间 窗）根据系统时钟信号来设置，例如，如从图9A显而易见，并且因而对于如在图9B和图9C 中所操作的这样的异步ADC单元而言是相同的。
[0114] 因而，如果特定的ADC单元通常完成其转换并较早地发布其CC信号，则可认为该 单元是"快"单元并且存在减小其VDD以节省功率（并且减慢其操作直到其使用更多其可利 用的时间窗为止）的可能。
[0115] 相反，如果特定的ADC单元是"慢"单元，则其通常会（在没有固定时间窗的情况 下）较晚地完成其转换，并且较晚地发布其CC信号。假设固定时间窗，则这样的"慢"ADC 单元通常会完成其转换并且非常接近时间窗的结尾发布其CC信号，或者没有完成其转换 并因此没有开始发布其CC信号（在该情况下，不是所有的子转换操作都已完成并且其输出 数字值因而会具有LSB的误差，或者在更糟的情况下，不止一个LSB)。即，时间窗可被配置 为一个接一个地连续地运行，使得即使"慢"ADC单元到特定窗的结尾处尚未完成其子转换 操作，该ADC单元也不会重置且配置用于下一转换。对于这样的"慢"单元，存在如下可能： 增大其VDD，并且加速其操作，直到其通常完成其转换并且在可利用的时间窗内发布其CC信 号为止。
[0116] 因而，可以升高VDD以减少缺失CC信号的ADC单元的数量，或者降低VDD以增大该 数量。偶尔的LSB误差可能对整个ADC40的SNR影响很小或没有影响，以使得可容许偶然 的缺失CC信号以便（通过降低VDD)实现功耗节省。从以上描述显而易见的是，可以基于每 个ADC单元或者针对共同的ADC单元的群（例如组）（当然，包括阵列的子群或整个阵列） 来控制/调整VDD。此外，可基于每个ADC单元或针对共同的ADC单元的群（当然，包括阵 列的子群或整个阵列）来（利用或不利用VDD控制）控制/调整ADC单元中的晶体管（场 效应晶体管）的体电压。体电压调整控制对应晶体管的阈值电压VTH，并因而控制其操作速 度。
[0117] 考虑到采用本技术的ADC电路40可被实现为1C芯片上的集成电路，这样的技术 使得VDD能够按每个芯片可变化，并且例如，考虑处理和/或温度变化。还可以在ADC电路 40的操作期间无中断地完成CC监视和VDD上/下调整，以例如补偿温度改变或老化。
[0118] 第二种技术是通过较早停止转换处理来减小ADC分辨率。例如，8bADC可以7b或 6b分辨率运行，这仅给出小的SNR降低。然而，以该方式，会需要完成甚至更少的子转换操 作（即，可以关于比最后的子转换操作更早的子转换操作发布CC信号），从而允许使用甚至 更低的VDD。
[0119] 例如，参见图10,图10表示如何减小分辨率（8b至6b)使每个子转换操作可利用 的时间量增大（250皮秒至333皮秒）。结果，假设电路可较慢地操作并且仍执行在可利用 的时间内需要的转换次数，则可减小供应电压VDD(0. 8伏特到0. 7伏特）。这表明相应地可 显著降低（仅由可相对于彼此比较的值P表示的）功耗（5. 12至2. 94)。此外，这使得能够 实现每个芯片、每个应用（即，每个用户）控制。
[0120] 顺便提及，在图9B中注意到（参照图9A)，这是异步运行的子转换操作1至8(即， 实际的逐次逼近操作）。即，同步地运行重置和采样操作，并且相应地可理解本公开。也就 是说，可通过控制（例如VDD和/或体电压）变得更快或更慢的子转换操作是实际的逐次逼 近操作。因此，例如在图10中，假设那些操作联合可利用的时间为2ns，则平均持续时间是 逐次逼近子转换操作的。
[0121] 也已考虑以下改进。
[0122] 不将所有的ADC单元配置为发布CC信号是可能的，或者例如控制器可以控制ADC 单元的哪个子集被配置为在任一时间发布CC信号。此外，控制器可仅使用/考虑（考虑在 内、分析、纳入考虑）向其提供的CC信号的子集是可能的，或者例如其将一个子集与另一子 集进行比较。这可使得能够识别和关注"麻烦区域"。ADC单元的子集可以是一个子ADC单 元，例如"最糟的一个"--这也许可在开始时或者在运行时间期间被检测。
[0123] 也可以基于每个ADC单元或者ADC单元的每个子集或者对于所有ADC单元来控制 VDD/体电压。另外，可连续地或者不时地（例如在控制时段期间）执行该控制。
[0124] 也可以将ADC单元或其阵列配置成使得在发出CC信号以前的子转换操作的数量 是（例如，经由控制器）可配置的或可编程的。例如，在CC以前的子转换操作的数量可以 是6、7、或8，从而结合ADC分辨率和功耗的控制。
[0125] 类似地，可以在转换结束时添加"虚拟的"子转换操作。例如，如果执行8b转换， 则可以调整VDD以允许仅具有关于LSB的偶尔误差的9b转换。这会有效地给出一个循环的 容限，导致在一些应用中可能是关键的无误差8b转换。当然，会涉及功耗成本。
[0126] 理论上的另一可能是在"长"子转换操作之后停止转换一这假设当判定状态极其 接近最终期望的输出值时长的子转换发生。然而，这具有如下缺点：在实践中非常难以检 测"长的"子转换操作一它们没有比其他子转换操作长很多并且通常也是非常罕见（例如， 100、1000或甚至10000中的一个）。
[0127] 顺便提及，虽然上述讨论已关注CC信号，但是这是ADC单元例如向控制器指示其 性能的仅一种方便方式。另一种可能会是根据例如要如何控制ADC单元来单独地或按群分 析一些或全部ADC单元的数字输出值。这样的分析例如可以确定SNR(信噪比）值等。例 如，如果发现SNR值太低，则可以增大VDD以尝试升高该值，并且反之亦然。当然，类似的考 虑适用于体电压变化。
[0128] 图11是实现本发明的混合信号电路300的示意图。混合信号电路300包括ADC 单元320的阵列310和控制器330。
[0129] ADC单元320被配置为以时间交织方式进行操作，并且每个ADC单元可在一系列时 间窗中的每个时间窗内进行操作，以将模拟输入值转换为对应的数字输出值，每个转换包 括根据图9B的子转换操作的序列，每个相继的子转换操作是通过在前子转换操作的完成 来触发的。
[0130] 至少一个ADC单元320可进行操作以用作报告ADC单元并且针对一个或更多个被 监视的所述转换中的每一个，指示子转换处理中的特定的子转换处理在所涉及的时间窗期 间是否完成。
[0131] 报告ADC单元320可进行操作以每次转换输出CC信号，其中它们在对应的时间窗 内完成其转换（或者，至少完成触发CC信号的特定子转换操作）。
[0132] 指示可包括CC信号340或数字值350中的一些或全部。控制器可进行操作以考 虑或使用至少一个这样的指示并且根据该被考虑的指示或每个被考虑的指示控制电路。
[0133] 在图11中，为了便于描述，所有ADC单元320被配置为在电路300的操作期间用 作这样的报告ADC单元。另外，再次为了便于描述，虽然控制器330可被配置为仅考虑接收 到的指示的子集，但是假设控制器330被配置为考虑所有接收到的指示。在一些实施例中， 控制器330可被配置为例如通过动态方式确定考虑哪些指示，例如由于其识别ADC单元320 的"问题"子集。
[0134] 此外，在一些实施例中，控制器330可被配置为控制哪个ADC单元320是报告ADC 单元，并且（即，动态地）控制这样的ADC单元320何时是报告单元。另外，控制器330可 被配置为控制其何时控制ADC单元320的操作，例如仅在控制时段期间执行该控制。
[0135] 另外，在一些实施例中，控制器330可被配置为控制ADC单元320的哪些子转换操 作触发CC信号的发布以及ADC单元320每次转换应该执行多少子转换操作。控制器330 还可以被配置为控制ADC单元的哪些子转换操作对输出数字值作出贡献。
[0136] 如图11所示，对ADC阵列310和ADC单元320的这种控制受输入到ADC阵列310 的控制器330的输出信号影响。基于每个ADC单元320或者ADC单元320的每个子集或群 实现该控制。当然，该控制也可以是全部阵列310所共同的。
[0137] 图12是用于理解ADC单元320的阵列的时间交织操作的示意图，假设该阵列具有 N个这样的单元。值N可以是例如8、16、32、64、128、256、320、512或640,或者实际上在这 些值之间或者大于这些值的任意值。
[0138] 虽然仅针对头两个（标记为ADC单元1和ADC单元2)和最后一个（标记为ADC 单元N)明确地示出，但是为每个ADC单元320提供了时间线。此外，对于第一ADC单元 320 (ADC单元1)，三个连续的时间窗被标记为A至C，并且在对应的时间窗出现在时间线上 的程度，针对其他ADC单元类似地标记对应的时间窗。
[0139] 因而，该阵列的时间窗A是时间交织的，其中ADC单元1的时间窗A首先开始，并 且阵列的另外的ADC单元320的对应时间窗A-个接一个地直到ADC单元N依次在时间上 交错。在本示例中，时间交织是均匀的，以使得在整个阵列上按顺序从一个ADC单元320到 下一个在对应的时间窗之间存在相同延迟。例如，仅在阵列的最后的ADC单元320 (ADC单 元N)的时间窗A开始之后，ADC单元1的下一时间窗B开始。
[0140] 在记住此的情况下，在图12中指示了对应时间窗A的阵列所占用的时间，并且这 可被认为是阵列转换循环（即，包括完整阵列310的每个ADC单元320的转换）。控制器 330可例如基于每个阵列转换循环来考虑诸如CC信号的指示。
[0141] 此外在图12中所示，将时间窗内的星形符号作为当可能针对ADC单元320发布CC信号时的示例，例如，假设它们全部被配置为以与图11中相同的方式进行操作。对于 ADC单元N，在时间窗内通常相对早地发布CC信号，并且同样地，ADC单元320可被认为是 "快"ADC单元。相反，ADC单元2通常没有发布CC信号，并且同样地，ADC单元320可被认 为是"慢"ADC单元。ADC单元1通常在每个时间窗内发布CC信号，非常接近那些时间窗的 结尾，并且同样地，ADC单元320可以被认为是"好的"（或者甚至是"最佳的"）ADC单元。 ADC单元在速度上的这种差别可归因于那些ADC单元的晶体管的处理内以及跨越所述处理 的差异，诸如阈值电压（VTH)变化。
[0142] 一种可能是增大用于整个阵列310的VDD (或调整体电压），直到甚至ADC单元2如 对于ADC单元1所示那样进行操作为止。虽然这可能在如何控制阵列310方面（即，共同 VDD和/或体电压）是有利的，但是这可能在功耗方面不太有利，因为例如需要针对整个阵 列调大VDD，从而使得若干个ADC单元320 "快地"进行操作。
[0143] 另一可能是按每个ADC单元320调整VDD (或者调整体电压），直到它们全部如对于 ADC单元1所示的那样进行操作为止。又一可能是按每个ADC单元320调整VDD (或者调整 体电压），但仅针对"慢"ADC单元，直到它们如对于ADC单元1所示的那样进行操作为止。 当也考虑ADC分辨率变化时，应理解，根据上述技术，许多其他控制方法会是可能的。当然， 如稍早讨论的ADC单元320的每个子群也可应用这样的控制。
[0144] 图13是可构成混合信号电路300的一部分的电路400的示意图。与控制器330 一样，电路400也包括锁存单元410和NAND单元420。
[0145] 如图13中所示，一种可能是来自一些（例如，一群）或全部ADC单元320的CC信 号输入到锁存单元410,以一起收集CC信号并且使CC信号同步，这些CC信号会另外以时间 交织方式发布。然后，将同步的CC信号输入到NAND单元420,使得其仅当所涉及的ADC单 元320中的一个或更多个在所涉及的（阵列转换循环的）时间窗内没有发布其信号时才输 出信号。该信号在图13中被标记为"GroupCCAbsence(群CC缺失）"信号，并且被输入 到控制器。
[0146] 因而，控制器可被配置为针对所涉及的ADC单元320的群（经由至阵列310的其 信号）来控制（调整）VDD和/或体电压，该群可以是整个阵列，以趋于使得不发布"Group CCAbsence"信号，即趋于使得所涉及的所有ADC单元320在其时间窗内完成其转换。这 样的控制可基于例如多久（频率）接收到"GroupCCAbsence"信号。当然，即使ADC单元 320的群为阵列310的子集，则VDD和/或体电压的控制仍然可应用于多个或全部ADC单元 320 (该群仅用作较宽性能的指示者）。
[0147] 自然地，还可执行这样的控制以趋于使得在其时间窗内完成或不完成其转换的 ADC单元320的数量落入或保持在可接受的范围内（例如，在两个阈值之间）。如上所述， 可以容许给定（低）水平的LSB误差等。
[0148] 另外，关于CC信号的逻辑功能可检查所有转换已完成，从而在转换完成（CC)在完 成时变高的情况下需要AND单元（而不是NAND单元420)。当然，精确的实现将取决于各种 信号的符号和控制器的配置，并因而可根据不同实施例而不同。
[0149] 图14是可构成混合信号电路300的一部分的电路500的示意图。与控制器330 一样，电路500也包括锁存单元510和SNR单元520。
[0150] 如图14所示，一种可能是来自一些（例如，一群）或全部ADC单元320的数字信号 输入到锁存单元510,以一起收集可另外以时间交织方式发布的数字信号以及使数字信号 同步。然后，将同步的数字信号输入到SNR单元520,使得其输出指示这些数字信号的SNR 的信号。该信号在图14中被标记为"GroupSNR(群SNR)"信号，并且被输入到控制器。
[0151] 因而，控制器可被配置为针对所涉及的ADC单元320的群（经由至阵列310的其 信号）控制（调整）VDD和/或体电压，该群可以是整个阵列，以趋于使得"GroupSNR"指示 较高或较低的SNR值（取决于其当前值），即，趋于使得所涉及的所有ADC单元320在其时 间窗内完成其转换（或者在其时间窗内完成或没有完成其转换的ADC单元的数量落入或保 持在可接受的范围内）。这样的控制可基于例如一系列这样的GroupSNR信号，即，基于一 系列SNR值。
[0152] 当然，即使ADC单元320的群是阵列310的子集，VDD和/或体电压的控制仍然可 应用于多个或全部ADC单元320 (该群仅用作更宽性能的指示者）。
[0153] 如从上述显而易见的是，虽然混合信号电路300包括ADC单元320的阵列，但是可 以仅基于从单个这样的ADC单元320 (用作报告ADC单元）接收到的指示来控制该ADC单 元320。即，可完全单独地以及按群控制ADC单元320。因此，将理解上述公开。
[0154] 本发明的电路可构成模拟-数字转换器的一部分。本发明的电路可被实现为例如 1C芯片上的集成电路。本发明延伸到如上所述的集成电路和1C芯片、包括这样的1C芯片 的电路板、以及通信网络（例如，互联网光纤网络和无线网络）和包括这样的电路板的这样 的网络的网络设备。
[0155] 在所附权利要求的范围内，本发明可以许多不同的形式实现。
[0156] 本公开延伸到以下声明：
[0157] A1. -种混合信号电路，包括：
[0158] ADC单元的阵列，被配置为以时间交织的方式进行操作，并且每个ADC单元能够在 一系列时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个 转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完 成来触发的；以及
[0159] 控制器，
[0160] 其中：
[0161] 至少一个所述ADC单元能够进行操作以用作报告ADC单元，以及针对一个或更多 个被监视的所述转换中的每一个，指示所述子转换操作中的特定的子转换操作在所涉及的 时间窗期间是否完成；以及
[0162] 所述控制器能够进行操作以考虑至少一个这样的指示，以及根据该被考虑的指示 或每个被考虑的指示控制所述电路。
[0163] A2.根据声明A1所述的混合信号电路，其中，所述时间窗全部具有相同长度，可选 地由对所述阵列所共同的时钟信号确定。
[0164] A3.根据声明A1或A2所述的混合信号电路，其中，用于所述ADC单元的时间窗彼 此同步，以及/或者其中用于各自的ADC单元的所述一系列时间窗是时间交织的。
[0165] A4.根据前述声明中的任一项所述的混合信号电路，其中，所述阵列的ADC单元被 组织成一定顺序，并且其中用于各自的ADC单元的所述一系列时间窗根据所述时间交织操 作按照所述顺序一个系列接一个系列地在时间上偏移。
[0166] A5.根据前述声明中的任一项所述的混合信号电路，其中，所述ADC单元中的一些 或全部用作报告ADC单元。
[0167] A6.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作以可选地通过动态方式配置哪些ADC单元用作报告ADC单元。
[0168] A7.根据前述声明中的任一项所述的混合信号电路，其中，所述转换中的一些或全 部是被监视的转换。
[0169] A8.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作以可选地通过动态方式配置哪些转换是被监视的转换。
[0170] A9.根据前述声明中的任一项所述的混合信号电路，其中，所述指示中的一些或全 部是被考虑的指示。
[0171] A10.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以可选地通过动态方式配置哪些指示是被考虑的指示。
[0172] All.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以考虑在特定的时间段期间所提供的一组指示，并且基于所考虑的该组指示来执行所 述控制。
[0173] A12.根据声明All所述的混合信号电路，其中，所述特定的时间段包括时间交织 的所述时间窗的阵列，该时间交织的时间窗的阵列包括所述ADC单元的阵列的每个ADC单 元的给定数量的时间窗。
[0174] A13.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以考虑一组所述ADC单元提供的一组指示，并且基于被考虑的该组指示执行所述控 制。
[0175] A14.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以执行所述考虑并且至少或仅在控制时段期间进行控制。
[0176] A15.根据声明A14所述的混合信号电路，其中，所述控制器能够进行操作以配置 所述控制时段何时出现。
[0177] A16.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以配置每个子转换操作序列的哪个子转换操作是所述特定的子转换操作。
[0178] A17.根据前述声明中的任一项所述的混合信号电路，其中，每个序列的最后的或 倒数第二的子转换操作是所述特定的子转换操作。
[0179] A18.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以配置在所述序列中存在多少子转换操作。
[0180] A19.根据前述声明中的任一项所述的混合信号电路，其中，所述报告ADC单元能 够进行操作以通过当被监视的转换的子转换操作中的所述特定的子转换操作在所涉及的 时间窗期间完成时输出转换完成信号，来执行这样的指示。
[0181] A20.根据前述声明中的任一项所述的混合信号电路，其中，所述报告ADC单元能 够进行操作以通过输出所述数字输出值来执行这样的指示，所述控制器能够进行操作以基 于对这样的数字输出值的分析来控制所述电路。
[0182] A21.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以通过控制分别向所述阵列的一个或更多个ADC单元和/或共同向所述阵列的一些或 全部ADC单元提供的供应电压的大小，来控制所述电路。
[0183] A22.根据声明A21所述的混合信号电路，其中，所述控制包括增大、减小或保持所 涉及的供应电压。
[0184] A23.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以通过控制向所述阵列的一个或更多个ADC单元的场效应晶体管供给的体电压的大 小，来控制所述电路。
[0185] A24.根据声明23所述的混合信号电路，其中，所述控制包括增大、减小或保持所 述体电压。
[0186] A25.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以基于所述被考虑的指示来控制所述电路，以趋于使得将来这样的指示指示已实现目 标性能。
[0187] A26.根据声明A25所述的混合信号电路，其中，所述目标性能包括所述阵列的一 个或更多个ADC单元消耗的目标功率量。
[0188] A27.根据声明A25或A26所述的混合信号电路，其中，所述目标性能包括指示所述 特定的子转换操作在所涉及的时间窗内完成的被考虑的指示的目标比例。
[0189] A28.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以关于提供了被考虑的指示的ADC单元来执行所述控制。
[0190] A29.根据前述声明中的任一项所述的混合信号电路，其中，所述控制器能够进行 操作以配置每个序列的最后的子转换操作是否对相应的数字输出值作出贡献。
[0191] A30.根据前述声明中的任一项所述的混合信号电路，其中，序列中的一些或全部 子转换操作生成所涉及的数字输出值的对应位值。
[0192] A31.根据前述声明中的任一项所述的混合信号电路，其中，所述子转换操作是逐 次逼近操作。
[0193] A32.根据前述声明中的任一项所述的混合信号电路，其中，该或每个所述ADC单 元是异步ADC单元。
[0194] A33.根据前述声明中的任一项所述的混合信号电路，其中，所述ADC单元的阵列 至少包括8、16、32、64或128个六0(：单元。
[0195] A34. -种模拟-数字转换器，包括根据前述声明中的任一项所述的混合信号电 路。
[0196] A35. -种集成电路或1C芯片，包括根据声明A1至A33中任一项所述的混合信号 电路或根据声明A34所述的模拟-数字转换器。
【权利要求】
1. 一种混合信号电路，包括： ADC单元的阵列，被配置为W时间交织的方式进行操作，并且每个ADC单元能够在一系 列时间窗中的每个时间窗内进行操作W将模拟输入值转换成对应的数字输出值，每个转换 包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来 触发的；W及 控制器， 其中： 至少一个所述ADC单元能够进行操作W用作报告ADC单元，W及针对一个或更多个被 监视的所述转换中的每一个，指示所述子转换操作中的特定的子转换操作在所涉及的时间 窗期间是否完成；W及 所述控制器能够进行操作W考虑至少一个该样的指示，W及根据该被考虑的指示或每 个被考虑的指示控制所述电路。
2. 根据权利要求1所述的混合信号电路，其中，用于所述ADC单元的时间窗彼此同步， W及/或者其中用于各自的ADC单元的所述一系列时间窗是时间交织的。
3. 根据前述权利要求中的任一项所述的混合信号电路，其中： 所述ADC单元中的一些或全部用作报告ADC单元；和/或 所述转换中的一些或全部是被监视的转换；和/或 所述指示中的一些或全部是被考虑的指示。
4. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W可选地通过动态方式配置： 哪些ADC单元用作报告ADC单元；和/或 哪些转换是被监视的转换；和/或 哪些指不是被考虑的指不。
5. 根据前述权利要求中的任一项所述的混合信号电路，其中： 所述控制器能够进行操作W配置每个子转换操作序列中的哪个子转换操作是所述特 定的子转换操作；和/或 每个序列的最后的或倒数第二的子转换操作是所述特定的子转换操作。
6. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W配置在所述序列中有多少子转换操作。
7. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述报告ADC单元能够 进行操作W通过当被监视的转换的子转换操作中的所述特定的子转换操作在所涉及的时 间窗期间完成时输出转换完成信号，来执行该样的指示。
8. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述报告ADC单元能够 进行操作W通过输出所述数字输出值来执行该样的指示，所述控制器能够进行操作W基于 对该样的数字输出值的分析来控制所述电路。
9. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W通过控制分别向所述阵列的一个或更多个ADC单元和/或共同向所述阵列的一些或全 部ADC单元提供的供应电压的大小，来控制所述电路。
10. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W通过控制向所述阵列的一个或更多个ADC单元的场效应晶体管供给的体电压的大小， 来控制所述电路。
11. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W基于所述被考虑的指示来控制所述电路，W趋于使得将来该样的指示指示已实现目标 性能。
12. 根据权利要求11所述的混合信号电路，其中，所述目标性能包括： 所述阵列的一个或更多个ADC单元消耗的目标功率量；和/或 指示所述特定的子转换操作在所涉及的时间窗内完成的所述被考虑的指示的目标比 例；和/或 转换的目标速度。
13. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述控制器能够进行操 作W配置每个序列的最后的子转换操作是否对对应的数字输出值作出贡献。
14. 根据前述权利要求中的任一项所述的混合信号电路，其中，所述子转换操作是逐次 逼近操作，W及/或者所述ADC单元是异步ADC单元。
15. -种模拟-数字转换器，包括根据前述权利要求中的任一项所述的混合信号电路。
【文档编号】H03M1/38GK104467855SQ201410437686
【公开日】2015年3月25日 申请日期:2014年8月29日 优先权日:2013年9月12日
【发明者】扬·朱索·德迪克, 约翰·詹姆斯·当松 申请人:富士通半导体股份有限公司