用在混合信号电路中的电路和方法

用在混合信号电路中的电路和方法
【专利摘要】本公开涉及一种开关电路。根据本公开的开关电路包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。
【专利说明】用在混合信号电路中的电路和方法

【技术领域】
[0001] 本发明涉及用在混合信号电路中的电路和方法。
[0002] 具体地，本发明涉及用在例如高速数模转换器（DAC)中或者与之结合使用的开关 电路和方法。这里还考虑了用在高速模数转换器（ADC)中或者与之结合使用的电路。本发 明还考虑了该电路中的时钟信号的生成、分送和使用。

【背景技术】
[0003] 图1示出了前面考虑的DAC的概况。图1中的DAC是电流舵类型的DAC集成电路 (1C)的一部分，并且被设计成将m位数字输入字（D1至Dm)转换成相应的模拟输出信号。
[0004] 参照图1，DAC1包含模拟电路，该模拟电路包括数目n个相同的电流源至2n， 其中n = 每个电流源2传递基本上恒定的电流I。该模拟电路进一步包括数目n个 差分开关电路I至4n，它们分别对应于n个电流源至2n。每个差分开关电路4连接到其 相应的电流源2并且将电流源产生的电流I切换到连接到转换器的第一连接线路A的第一 端子或者连接到转换器的第二连接线路B的第二端子。每个差分开关电路4可以被视为表 示整个DAC1的区段（segment)或"切片（slice)"。
[0005] 每个差分开关电路4接收多个数字控制信号T1至Tn中的一个（出于下文解释的 原因被称为"温度计编码信号"）并且根据相关信号的值选择其第一端子或其第二端子。DAC 1的第一输出电流IA是递送到差分开关电路的第一端子的各个电流的和，并且DAC1的第 二输出电流、是递送到差分开关电路的第二端子的各个电流的和。模拟输出信号是通过使 DAC1的第一输出电流IA吸入到电阻R而产生的电压VA和通过使DAC1的第二输出电流IB 吸入到另一电阻R而产生的电压VB之间的电压差VA-VB。
[0006] 通过包括二进制温度计解码器6的数字电路从二进制输入字D1至Dm得到温度计 编码信号T1至Tn。解码器6如下操作。当二进制输入字D1至Dm具有最低值时，温度计 编码信号T1至Tn使得差分开关电路至4n中的每个选择其第二端子，从而所有电流源 2:至2n连接到第二连接线路B。在该状态下，V A = 0并且VB = nIR。模拟输出信号VA-VB =-nIR。随着二进制输入字D1至Dm的值逐渐增加，解码器6产生的温度计编码信号T1至 Tn使得更多的差分开关电路选择它们各自的第一端子（从差分开关电路41开始），同时已 选择其第一端子的任何差分开关电路不会切换回其第二端子。当二进制输入字D1至Dm具 有值i时，开始的i个差分开关电路I至I选择它们各自的第一端子，而剩余的n-i个差 分开关电路4i+1至4n选择它们各自的第二端子。模拟输出信号V A-VB等于（2i-n) IR。
[0007] 温度计编码在电流舵类型的DAC中是普遍的，因为随着二进制输入字的增加，更 多的电流源被切换到第一连接线路A，同时已切换到该线路A的任何电流源不会切换到另 一线路B。因此，DAC的输入/输出特性是单调的并且因输入字中的1的改变而引起的干扰 脉冲是小的。
[0008] 在图2中示出了适于与图1的DAC-起使用的示例性差分开关电路。该差分开关 电路包括第一和第二PM0S场效应晶体管（FET)S1和S2。晶体管S1和S2的各自的源极连 接到公共节点TAIL，相应的电流源（图1中的至2n)连接到该公共节点TAIL。晶体管SI和S2的各自的漏极分别连接到电路的第一和第二输出节点OUTA和OUTB，它们分别对应于 图1中所示的每个差分开关电路的第一和第二端子。
[0009] 每个晶体管S1和S2具有连接到其栅极的相应的驱动器电路或82。互补输入信 号IN和INB(对应于差分开关电路的温度计编码信号）被分别施加到驱动器电路和82 的输入。每个驱动器电路对其接收到的输入信号IN或INB进行缓冲和反相以产生用于其 相关联的晶体管S1或S2的开关信号SW1或SW2,使得在稳定状态条件下，晶体管S1和S2 中的一个接通（0N)而另一个断开（OFF)。例如，如图2中指示的，当输入信号IN具有高电 平（H)而输入信号INB具有低电平（L)时，用于晶体管S1的开关信号SW1(栅极驱动信号） 处于低电平L，使该晶体管接通，而用于晶体管S2的开关信号SW2(栅极驱动信号）处于高 电平H，使该晶体管断开。因而，在该条件下，流到公共节点TAIL中的所有输入电流被传递 到输出节点0UTA并且没有电流传递到输出节点0UTB。
[0010] 当期望改变图2的电路的状态使得晶体管S1断开并且晶体管S2接通时，在输入 信号IN和INB中同时进行互补改变，使得输入信号IN从H变为L，同时输入信号INB从L 变为H。作为这些互补改变的结果，晶体管S1断开并且晶体管S2接通，使得流入公共节点 TAIL中的所有输入电流被传递到输出节点0UTB并且没有电流传递到输出节点0UTA。
[0011] 关于图1的DAC的一个问题是三次失真。三次失真在产生多周波（multi-tone) 输出信号的DAC中是特别不需要的，因为带内可能出现三次互调失真，在该情况下是不能 通过滤波去除的。该三次失真据信部分归因于流入和流出差分开关电路中存在的寄生电容 的电流（图2)。
[0012] 为了解决该问题以及与图1和2的DAC相关联的其他问题，本发明人在 EP-A1-2019487中提出了如图3中所示的修改的差分开关电路10(用于整个DAC的单个区 段）。该差分开关电路10在若干方面不同于图2的差分开关电路。例如，电路10具有与每 个输出节点0UTA和0UTB相关联的四个FET(输出开关）。特别地，第一至第四FETS1至 S4连接在第一输出节点0UTA和公共节点TAIL之间。第五至第八FETS5至S8连接在第二 输出节点0UTB和公共节点TAIL之间。这八个FETS1至S8中的每个通过施加到其的驱动 信号VS1至VS8接通或断开。
[0013] 如将明显的，图3的差分开关电路10被设计成基于时钟信号CLK和已玉。第一和 第五FET S1和S5构成在第一阶段中可用的第一对FET。第二和第六FET S2和S6构成在 第二阶段中可用的第二对FET。第三和第七FET S3和S7构成在第三阶段中可用的第三对 FET。最后，第四和第八FET S4和S8构成在第四阶段中可用的第四对FET。在每个阶段中， 相关的成对的FET中的一个接通而这两个FET中的另一个断开，并且八个FET S1至S8中 的所有其他FET断开。例如，在第一阶段中，S1和S5中的一个接通而这两个FET中的另一 个断开，并且S2至S4和S6至S8中的每个断开。如后面将说明的，成对的FET中的接通的 FET由施加到DAC的数据确定。
[0014] 图3的差分开关电路10的优点在于，在每个阶段开始时，相同数目的FET改变状 态。一个FET将总是接通而另一个FET将总是断开。例如，考虑在第一阶段中S1接通并且 随后在下一阶段中数据保持不变的情况。在该情况下，在相关的下一阶段开始时，S1断开并 且S2接通，S3至S8保持断开。还考虑在第二阶段中S2接通并且随后在下一阶段中数据 改变的情况。在该情况下，在相关的下一阶段开始时，S2断开并且S7接通，SI、S3、S4、S5、S6和S8保持断开。在图2的差分开关电路中，这是不可能的，当数据不变时，开关S1简单 地保持在连续周期中接通。这意味着在图2的电路中，从一个周期到下一周期改变状态的 FET的数目取决于数据。另一方面，在图3的电路中，从一个周期到下一周期改变状态的FET 的数目与数据无关。通过安排相同数目的FET在每个阶段中改变状态，流入和流出电路中 的寄生电容的电荷根据输入数据信号是较小的。这有助于减少在模拟输出电路中可能出现 的二次失真。
[0015] 还存在与图3的电路相关联的其他优点。具体地，通过在每个阶段中安排相同数 目的FET改变状态，在每个阶段中每个模拟区段汲取的电流近似相同。这应当有助于减少 不同模拟区段的开关操作的时序的变化，这再次导致减少的失真。
[0016] 图1和2的DAC中存在的另一问题是不同模拟区段之间以及相同区段的不同开关 部分之间的时序失配。例如，在图2的电路中，如果施加到一个模拟区段的信号IN和INB 在与其他模拟区段中的相应信号不同的时间改变，则将出现问题。此外，即使可以确保在不 同的模拟区段的IN和INB信号之间没有时序变化，但是如果两个不同的开关驱动器8:和 82具有它们之间的时序失配，则仍会出现问题。这些时序失配的出现可以归因于例如用于 实现驱动器和8 2的FET之间的随机阈值电压变化。随着晶体管尺寸减小以便提高晶体 管的开关速度，随机阈值变化的现象变得更加显著。
[0017] 为了解决时序失配问题，本发明人在EP-A1-2019487中提出了改进的开关驱动器 电路，在图4中示出了其部分示例并且可以结合图5A和5B理解。该修改的开关驱动器电 路连接到图3的差分开关电路10,并且向FETS1至S4供给驱动信号VS1至VS8。
[0018] 假设电路接收互补类型的数据信号，一个阶段有一个互补对。因此，信号DATA1和 DATA1用于第一阶段，信号DATA2和DATA2用于第二阶段，信号DATA3和DATA3用于第 三阶段，并且信号DATA4和MTSi用于第四阶段。这四对数据信号可以是时间交错的，使 得如果DAC的整体采样率是例如12Gs/s(即，模拟输出信号的改变以12GHz进行），则这些 互补数据信号对中的每个对的改变以3GHz的频率进行。
[0019] 如上文所述，开关驱动器电路22还接收一对互补时钟信号CLK和CM,它们在 12Gs/s的示例情况下可以具有6GHz的频率。
[0020] 还假设电路包括掩蔽生成器，其可操作用于基于如这些图中所示的互补时钟信号 CLK和石无，生成四个掩蔽信号MASK1至MASK4,如图5A和5B中指示的那样。对于数据信 号，掩蔽信号MASK1至MASK4分别对应于四个阶段。
[0021] 图4示出了关于第一阶段的驱动器电路的示例实现方案，即使用数据信号DATA1 和以及掩蔽信号MASK1。该驱动器电路具有第一驱动器部分20和第二驱动器部分 30以及开关控制器40。
[0022] 第一驱动器部分20用于提供驱动信号VS1。第一驱动器部分20包括连接在第一驱 动器部分20的时钟输入节点和输出驱动信号VS1的该驱动器部分的输出节点之间的数据控 制开关22。假设在时钟输入节点处接收时钟信号石时钟开关22由开关控制器40生 成的第一控制信号C1控制。开关控制器40包括与（AND)门42,其在其输入处接收数据信 号DATA1 和掩蔽信号MASK1。因此，Cl=DATA1.MASK1。
[0023] 第一开关驱动器部分20进一步包括开关24,其连接在输出节点和驱动器部分的 维持在预定低电位的节点之间。当处于低（不活跃）状态时，该低电位维持在基本 上与每个时钟信号CLK和CLK的电位相同的电位。开关控制器40包括与非（NAND)门44, 其同与门42相似，在其输入处接收信号DATA1和MASK1。因此与非门44的输出信号C2是 DA I AIMASK) "
[0024] 第二开关驱动器部分30提供驱动信号VS5。该第二驱动器部分30具有接收时钟信 号己玉的时钟输入节点。通过与部分20相似的方式，开关32布置在时钟输入节点和输出 节点之间，由开关控制器40产生的控制信号C3控制，并且开关34连接在输出节点和具有 电位的节点之间，由开关控制器40产生的控制信号C4控制。开关控制器80包括与门 46和与非门48，它们在它们的输入处接收反相的数据信号DATA1和掩蔽信号MASK1，并且 生成C3=DATA1.MASK1 和C4=DATA1+maski 9
[0025] 在vsi 和vs5 的生成中，这些信号MASK1、DATA1、DATA1、CLK和、C1、C2、C3 和C4呈现在图5A的上部。其他驱动器电路被设置用于第二至第四阶段，并且通过与图4 基本上相同的方式实现，以生成用于第二阶段的VS2和VS6(参见图5A的下部）、用于第三阶 段的VS3和VS7(参见图5B的上部）以及用于第四阶段的VS4和VS8(参见图5B的下部）。下 表1示出了连接布置的任何差异，并且可以参照EP-A1-2019487进行理解。
[0026]

【权利要求】
1. 一种开关电路，包括： 主开关，具有控制端子；W及 时钟路径部分，连接到所述主开关的控制端子W向其施加驱动时钟信号W便驱动所述 主开关， 其中所述电路被配置成向所述时钟路径部分可控地施加偏置电压W便对施加到所述 主开关的控制端子的所述驱动时钟信号的电压电平进行偏置。
2. 根据权利要求1所述的开关电路，其中所述电路被配置成在所述驱动时钟信号的每 个时段的特定部分中将所述偏置电压施加到所述时钟路径部分。
3. 根据前述权利要求中任一项所述的开关电路，包括时钟路径，所述时钟路径包括沿 所述路径串联设置的交流禪合构件，其中： 所述路径具有所述交流禪合构件上游的上游部分，W及连接到所述主开关的控制端子 的所述交流禪合构件下游的下游部分； 所述时钟路径部分是所述时钟路径的所述下游部分；W及 所述交流禪合构件能够操作用于使经由所述时钟路径的下游部分施加到所述控制端 子的所述驱动时钟信号相对于经由所述路径的上游部分从时钟信号源接收到的源时钟信 号直流解禪。
4. 根据前述权利要求中任一项所述的开关电路，其中所述电路被配置成通过可控地将 所述时钟路径部分连接到参考电压源来将所述偏置电压施加到所述时钟路径部分。
5. 根据权利要求4所述的开关电路，包括连接在所述时钟路径部分和所述参考电压源 之间的辅助开关，其中： 所述辅助开关具有被连接成接收辅助信号W便控制所述时钟路径部分何时连接到所 述参考电压源的控制端子。
6. 根据权利要求5所述的开关电路，其中： 所述主开关和所述辅助开关是相反沟道类型的场效应晶体管； 所述辅助信号是辅助时钟信号；W及 所述驱动时钟信号和所述辅助时钟信号是互补时钟信号，W便在所述主开关接通时接 通所述辅助开关并且将所述时钟路径部分连接到所述参考电压源。
7. 根据权利要求6所述的开关电路，其中： 所述辅助开关基于施加到交流禪合构件的源时钟信号被连接W经由该交流禪合构件 接收其辅助时钟信号；W及 所述开关电路进一步包括阔值电压补偿电路，该阔值电压补偿电路连接到所述辅助开 关的控制端子并且能够操作用于将补偿电压施加到所述辅助开关的控制端子W补偿所述 辅助开关的阔值电压和给定阔值电压之间的任何差异。
8. 根据权利要求6或7所述的开关电路，其中： 所述辅助开关是第一辅助开关； 所述开关电路包括连接在所述时钟路径部分和电压测量构件之间的第二辅助开关； 所述第一辅助开关和所述第二辅助开关是相反沟道类型的场效应晶体管； 所述第二辅助开关具有被连接成接收辅助时钟信号W便在所述主开关断开时接通所 述第二辅助开关并且将所述时钟路径部分连接到所述电压测量构件的控制端子。
9. 根据权利要求8所述的开关电路，其中： 所述第二辅助开关基于施加到交流禪合构件的源时钟信号被连接W经由该交流禪合 构件接收其辅助时钟信号；W及 所述开关电路进一步包括阔值电压补偿电路，该阔值电压补偿电路连接到所述第二辅 助开关的控制端子并且能够操作用于将补偿电压施加到所述第二辅助开关的控制端子W 补偿所述第二辅助开关的阔值电压和给定阔值电压之间的任何差异。
10. 根据权利要求9所述的开关电路，其中： 各个源时钟信号和/或各个辅助时钟信号对于所述第一辅助开关和所述第二辅助开 关是相同的；和/或 用于所述第一辅助开关的源时钟信号和用于所述第二辅助开关的源时钟信号两者基 本上与用于所述主开关的源时钟信号反相。
11. 一种开关电路系统，包括多个根据前述权利要求中任一项所述的开关电路，其中： 各时钟信号是一组时间交错的时钟信号中的时钟信号；W及 所述开关电路被配置成对施加到各个主开关的控制端子的各个驱动时钟信号的电压 电平进行偏置，使得按基本上彼此相同的方式驱动该些主开关。
12. 根据权利要求11所述的开关电路系统，其中所述开关电路被组织成对，并且对于 每对开关电路，用于一个开关电路的驱动时钟信号和辅助时钟信号的源时钟信号分别是用 于另一开关电路的控制时钟信号和驱动时钟信号的源时钟信号。
13. 根据权利要求12所述的开关电路系统，包括两对开关电路，其中一对开关电路的 驱动时钟信号和辅助时钟信号的源时钟信号是一组四个时间交错的时钟信号中的第一时 钟信号和第H时钟信号，而另一对开关电路的驱动时钟信号和辅助时钟信号的源时钟信号 是该组四个时间交错的时钟信号中的第二时钟信号和第四时钟信号。
14. 一种数模转换器或一种模数转换器，包括根据权利要求1至10中任一项所述的开 关电路或者根据权利要求11至13中任一项所述的开关电路系统。
15. -种集成电路或一种集成电路芯片，包括根据权利要求1至10中任一项所述的开 关电路、根据权利要求11至13中任一项所述的开关电路系统或者根据权利要求14中所述 的数模转换器或模数转换器。
【文档编号】H03K17/687GK104467861SQ201410437171
【公开日】2015年3月25日 申请日期:2014年8月29日 优先权日:2013年9月12日
【发明者】扬·朱索·德迪克, 加文·兰伯特斯·艾伦, 绍尔·达齐 申请人:富士通半导体股份有限公司