用于提供多路27MHz的时钟电路的制作方法
【专利摘要】本实用新型揭示了一种用于提供多路27MHz的时钟电路，包括时钟生成电路和时钟驱动电路。其中，时钟生成电路包括一个时钟输出口，时钟驱动电路包括时钟驱动芯片、一个FPGA输出口和多个参考输出口。时钟驱动芯片包括一个时钟输入端和多个输出端。时钟输入端连接时钟生成电路的时钟输出口，第一输出端连接第一电阻，第一电阻连接第一参考输出口。第九、第八、第七、第六输出端的连接方式与第一输出端类似，以此类推。第五电阻连接第五参考输出口，第五输出端连接第六电阻，第六电阻连接FPGA输出口。采用了本实用新型的技术方案，通过在电路中增加时钟驱动电路，使压控振荡器在驱动ASI模块和FPGA模块时具有更好的驱动能力，从而降低时钟信号的抖动。
【专利说明】用于提供多路27MHz的时钟电路
【技术领域】
[0001]本实用新型涉及一种时钟电路，更具体地说，涉及一种用于提供多路27MHz的时钟电路。
【背景技术】
[0002]数字电视地面传输标准(GB20600-2006)是现有的广播电视地面传输国标，目前采用的是单输入单输出的调制器。因此，其调制器中频板具有专门提供27MHz时钟信号的压控振荡器，将27MHz时钟提供给调制器中频板上的FPGA模块和异步串行接口模块(ASI模块,Asynchronous Serial Interface)。然而，目前单输入单输出的调制器已经难以跟上最新的地面传输技术的发展水平，今后的地面传输技术将着力于多输入多输出(MIMO)技术。
[0003]因此，为了适应MMO技术，需要将单输入单输出的调制器中频板改造成多输入多输出的调制器中频板，其中包括了将ASI模块改造成多输入多输出的ASI模块。此时，如果用现有的压控振荡器直接驱动ASI模块和FPGA模块，则压控振荡器的驱动能力不足，必然会造成时钟信号抖动大、幅度降低，使时钟信号的质量不能满足ASI模块的电气特性要求。
实用新型内容
[0004]本实用新型的目的旨在提供一种用于提供多路27MHz的时钟电路，来解决现有技术中压控振荡器直接驱动ASI模块和FPGA模块时驱动能力不足的问题。
[0005]依据上述目的，实施本实用新型的一种用于提供多路27MHz的时钟电路，包括时钟生成电路和时钟驱动电路。其中，时钟生成电路包括一个时钟输出口，时钟驱动电路包括时钟驱动芯片、一个FPGA输出口和多个参考输出口，其中时钟驱动芯片包括一个时钟输入端和多个输出端。时钟输入端连接时钟生成电路的时钟输出口，第一输出端连接第一电阻，第一电阻连接第一参考输出口，第九输出端连接第二电阻，第二电阻连接第二参考输出口，第八输出端连接第三电阻，第三电阻连接第三参考输出口，第七输出端连接第四电阻，第四电阻连接第四参考输出口，第六输出端连接第五电阻，第五电阻连接第五参考输出口，第五输出端连接第六电阻，第六电阻连接FPGA输出口。
[0006]优选的，时钟生成电路还包括压控振荡器和电源，压控振荡器包括晶振电源端，晶振控制端和晶振输出端。时钟输出口连接第七电阻和第一电容，第七电阻连接晶振输出端，第一电容接地。电源连接电感，电感连接晶振电源端、第八电阻和第二电容，第二电容接地，第八电阻连接晶振控制端。
[0007]优选的，第一至第五参考输出口连接异步串行接口模块，FPGA输出口连接FPGA模块。
[0008]采用了本实用新型的技术方案，通过在电路中增加时钟驱动电路，使压控振荡器在驱动ASI模块和FPGA模块时具有更好的驱动能力，从而降低时钟信号的抖动。
【专利附图】
【附图说明】[0009]在本实用新型中，相同的附图标记始终表示相同的特征，其中:
[0010]图1是调制器中频板的部分结构示意图；
[0011]图2是图1中时钟生成电路的电路图；
[0012]图3是图1中时钟驱动电路的电路图。
【具体实施方式】
[0013]下面结合附图和实施例进一步说明本实用新型的技术方案。
[0014]参照图1，适用于数字电视地面传输标准的调制器中频板可实现5路异步串行接口模块(以下简称ASI模块,Asynchronous Serial Interface)输入的功能,该调制器中频板包括的模块有FPGA模块(Field — Programmable Gate Array,现场可编程门阵列)、ASI模块、27MHz时钟模块等，而27MHz时钟模块又主要包括时钟驱动电路和时钟生成电路。
[0015]在图1所示的调制器中频板中，FPGA模块作为算法实现单元，ASI模块实现对TS流的接收，进而传输给FPGA进行相关运算，其连接有多个(例如图1所示的5个)SMA (SubMiniature A)接头，每一个SMA接头连接一路TS流ASI_IN1?ASI_IN5。27MHz时钟模块产生多路27MHz的时钟，其中I路提供给FPGA模块，另外多路(例如5路)提供给ASI模块。
[0016]参照图2，对于时钟生成电路，其主要包括一个压控振荡器VCXO (VoltageControlled Crystal Oscillator，压控振荡器)、3.3V电源、时钟输出口 CLK以及一些其他的电路器件，如电阻、电容、电感等，而压控振荡器VCXO主要包括电源端VCC，控制端EN和输出端OUT。
[0017]如图2所示，时钟输出口 CLK连接第七电阻R269和第一电容C647，第七电阻R269连接晶振输出端0UT，第一电容C647接地。3.3V电源连接电感L2，电感L2连接晶振电源端VCC、第八电阻R268和第二电容C655，第二电容C655接地，第八电阻R268连接晶振控制端EN0时钟输出口 CLK与时钟驱动电路相连接，将压控振荡器VCXO生成的27MHz时钟信号传输至时钟驱动电路。
[0018]参照图3，对于时钟驱动电路，其主要包括一个时钟驱动芯片IDT、3.3V电源、I个FPGA输出口、5个参考输出口 REF_A?REF_E以及一些其他的电路器件，如电阻、电容、电感等，而时钟驱动芯片IDT包括时钟输入端IN、4个接地端GND、4个电源端VCC以及10个输出端01?010。
[0019]如图3所示，时钟输入端IN连接时钟生成电路的时钟输出口 CLK，4个接地端GND均接地，且4个电源端VCC均连接3.3V电源。而对于输出端方面则利用到时钟驱动芯片IDT的6个输出端，分别是01、05、06、07、08、09。具体来说，第一输出端01连接第一电阻R354，第一电阻R354连接第一参考输出口 REF_A和电容C650，电容C650接地。类似的，第九输出端09连接第二电阻R353，第二电阻R353连接第二参考输出口 REF_B和电容C648，电容C648接地。第八输出端08连接第三电阻R306，第三电阻R306连接第三参考输出口 REF_C和电容C651，电容C651接地。第七输出端07连接第四电阻R355，第四电阻R355连接第四参考输出口 REF_D和电容C646，电容C646接地。第六输出端06连接第五电阻R356，第五电阻R356连接第五参考输出口 REF_E和电容C649，电容C649接地。第五输出端05连接第六电阻R270，第六电阻R270连接FPGA输出口 FPGA_N和电容C645，电容C645接地。
[0020]图3所示的时钟驱动电路中，参考输出口 REF_A?REF_E均用来连接AS I模块，用以对ASI模块提供5路27MHz的时钟信号，而FPGA输出口 FPGA_N则用来连接FPGA模块，对其提供I路的27MHz时钟信号。如此，本实用新型就能实现将I路27MHz的时钟信号分成6路，甚至可以更多路的27MHz时钟信号，并且在此过程中不会造成时钟信号抖动大，也不会降低时钟信号的幅度。
[0021]所属领域的技术人员应当认识到，以上的说明书仅是本实用新型众多实施例中的一种或几种实施方式，而并非用对本实用新型的限定。任何对于以上所述实施例的均等变化、变型以及等同替代等技术方案，只要符合本实用新型的实质精神范围，都将落在本实用新型的权利要求书所保护的范围内。
【权利要求】
1.一种用于提供多路27MHz的时钟电路，包括时钟生成电路和时钟驱动电路，其特征在于: 所述时钟生成电路包括一个时钟输出口，所述时钟驱动电路包括时钟驱动芯片、一个FPGA输出口和多个参考输出口，其中所述时钟驱动芯片包括一个时钟输入端和多个输出端; 所述时钟输入端连接时钟生成电路的时钟输出口，第一输出端连接第一电阻，第一电阻连接第一参考输出口，第九输出端连接第二电阻，第二电阻连接第二参考输出口，第八输出端连接第三电阻，第三电阻连接第三参考输出口，第七输出端连接第四电阻，第四电阻连接第四参考输出口，第六输出端连接第五电阻，第五电阻连接第五参考输出口，第五输出端连接第六电阻，第六电阻连接FPGA输出口。
2.如权利要求1所述的用于提供多路27MHz的时钟电路，其特征在于，所述时钟生成电路还包括压控振荡器和电源，所述压控振荡器包括晶振电源端，晶振控制端和晶振输出端; 所述时钟输出口连接第七电阻和第一电容，第七电阻连接晶振输出端，第一电容接地； 电源连接电感，电感连接晶振电源端、第八电阻和第二电容，第二电容接地，第八电阻连接晶振控制端。
3.如权利要求1所述的用于提供多路27MHz的时钟电路，其特征在于，所述第一至第五参考输出口连接异步串行接口模块，所述FPGA输出口连接FPGA模块。
【文档编号】H03K3/02GK203734638SQ201420059965
【公开日】2014年7月23日 申请日期:2014年2月10日 优先权日:2014年2月10日
【发明者】张文军, 管云峰, 赵善坤, 陈宏丽, 李虎 申请人:上海数字电视国家工程研究中心有限公司