一种由衬底控制的d触发器的制造方法

一种由衬底控制的d触发器的制造方法
【专利摘要】本实用新型公开了一种由衬底控制的D触发器，包括CLK端、D端、端、Q端、端、VDD端、GND端、用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块、用于提高工作速度的RS反相模块和用于输出结果的交叉耦合反相器、所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接。本实用新型提供的由衬底控制的D触发器，利用衬底控制方式，提高了D触发器的反应灵敏度，从而降低了D触发器的功耗。而且本实用新型还利用了RS反相模块可提高D触发器的工作速度。
【专利说明】一种由衬底控制的D触发器

【技术领域】
[0001] 本实用新型涉及数字逻辑电路设计，特别涉及一种由衬底控制的D触发器。

【背景技术】
[0002] 灵敏放大器型D触发器（Sense Amplifier D Flip Flop)接受小的输入信号并将 其放大以产生电源轨线至地轨线间的电压的摆幅。它广泛用于存储器内核和低摆幅总线驱 动器中，用于提高性能或降低功耗。
[0003] 目前，彳艮多电路设计技术可以实现这类放大器，例如，可以通过一组 交叉稱合的反相器实现上述功能。如图1所示，传统的CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体）SADFF的由4个PMOS (Positive channel Metal Oxide Semiconductor,正极性沟道金属氧化物半导 体）管、5个NM0S (Negative channel-Metal-〇x，负极性沟道金属氧化物半导体）管 和2个与非门RS触发器。其中，VDD为电源信号，GND为地信号，D为数据输入端， 5为U的反相输入，CLK为时钟控制信号，β和g为寄存器输出端。在传统的CMOS SADFF 中，主要包括一对信号源匹配差分对和一个电流漏，在图1中，输入端U和5是一对信号源 匹配差分对，M0S管M9为漏极为电流漏，现有其它的灵敏放大器型触发器都是在此电路基 础上稍作改进。
[0004] 然而，无论是传统SADFF，还是在此电路基础上稍微进行改进的SADFF，由于均采 用差分电路结构，使整个器件的功耗非常大，而且工作速度有待提高，延时和截止频率方面 也不尽如人意。
[0005] 因而现有技术还有待改进和提高。


【发明内容】

[0006] 鉴于上述现有技术的不足之处，本实用新型的目的在于提供一种由衬底控制的D 触发器，能降低D触发器的功耗。
[0007] 为了达到上述目的，本实用新型采取了以下技术方案：
[0008] -种由衬底控制的D触发器，包括CLK端、D端、万端、Q端、泛端、VDD端和GND端，
[0009] 用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块；
[0010] 用于提高工作速度的RS反相模块；
[0011] 用于输出结果的交叉耦合反相器；
[0012] 所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接。
[0013] 所述的由衬底控制的D触发器中，所述灵敏度放大模块包括第一 M0S管、第二M0S 管、第三M0S管、第四M0S管、第五M0S管、第六M0S管、第七M0S管、第一输出节点、第二输 出节点和第一网络节点；
[0014] 所述第一 M0S管的栅极连接D触发器的CLK端，第一 M0S管的漏极连接所述第一 输出节点，第一 MOS管的源极和第一 MOS管的衬底连接D触发器的VDD端；
[0015] 所述第二M0S管的栅极连接所述第二输出节点，第二M0S管的漏极连接所述第一 输出节点，第二M0S管的源极和第二M0S管的衬底连接D触发器的VDD端；
[0016] 所述第三M0S管的栅极连接所述第一输出节点，第三M0S管的漏极连接所述第二 输出节点，第三M0S管的源极和第三M0S管的衬底连接D触发器的VDD端；
[0017] 所述第四M0S管的栅极连接D触发器的CLK端，第四M0S管的漏极连接所述第二 输出节点，第四M0S管的源极和第四M0S管的衬底连接D触发器的VDD端；
[0018] 所述第五M0S管的栅极连接所述第二输出节点，所述第五M0S管的漏极连接所述 第一输出节点，第五M0S管的源极连接第一网络节点，第五M0S管的衬底连接D触发器的D 端；
[0019] 所述第六M0S管的栅极连接所述第一输出节点，第六M0S管的漏极连接所述第二 输出节点，第六M0S管的源极连接所述第一网络节点，第六M0S管的衬底连接D触发器的万 端；
[0020] 所述第七M0S管的栅极连接D触发器的CLK端，第七M0S管的漏极连接所述第一 网络节点，所述第七M0S管的源极和第七M0S管的衬底接地。
[0021] 所述的由衬底控制的D触发器中，所述第一 M0S管、第二M0S管、第三M0S管和第 四M0S管为Ρ沟道M0S管，第五M0S管、第六M0S管和第七M0S管为Ν沟道M0S管。
[0022] 所述的由衬底控制的D触发器中，所述RS反相模块包括：第八M0S管、第九M0S管、 第十M0S管、第i^一 M0S管、第十二M0S管、第三输出节点、第四输出节点和第二网络节点；
[0023] 所述第八M0S管的栅极连接所述第二输出节点，第八M0S管的漏极连接所述第四 输出节点，第八M0S管的源极和第八M0S管的衬底连接D触发器的VDD端；
[0024] 所述第九M0S管的栅极连接所述第一输出节点，第九M0S管的漏极连接所述第三 输出节点，第九M0S管的源极和第九M0S管的衬底连接D触发器的VDD端；
[0025] 所述第十M0S管的栅极连接D触发器的D端，第十M0S管的漏极连接所述第四输 出节点，第十M0S管的源极连接所述第二网络节点，所述第十M0S管的衬底接地；
[0026] 所述第十一 M0S管的栅极连接D触发器的5端，第十一 M0S管的漏极连接所述第 三输出节点，第十一 M0S管的源极连接所述第二网络节点，所述第十一 M0S管的衬底接地；
[0027] 所述第十二M0S管的栅极连接D触发器的CLK端，第十二M0S管的漏极连接所述 第二网络节点，第十二M0S管的源极和第十二M0S管的衬底接地。
[0028] 所述的由衬底控制的D触发器中，所述第八M0S管和第九M0S管为P沟道M0S管， 第十M0S管、第i^一 M0S管和第十二M0S管为N沟道M0S管。
[0029] 所述的由衬底控制的D触发器中，所述交叉耦合反相器包括第一反相器和第二反 相器，所述第一反相器的输入端连接所述第四输出节点和D触发器的g端，第一反相器的 输出端连接D触发器的Q端；所述第二反相器的输入端连接所述第三输出节点和D触发器 的Q端，第二反相器的输出端连接D触发器的◎端。
[0030] 相较于现有技术，本实用新型提供的由衬底控制的D触发器，利用衬底控制方式， 提高了 D触发器的反应灵敏度，从而降低了 D触发器的功耗。而且本实用新型还利用了 RS 反相模块可提高D触发器的工作速度。

【专利附图】

【附图说明】
[0031] 图1为传统CMOS SADFF的电路图。
[0032] 图2为本实用新型由衬底控制的D触发器的结构框图。
[0033] 图3为本实用新型由衬底控制的D触发器中灵敏度放大模块的电路图。
[0034] 图4为本实用新型由衬底控制的D触发器中RS反相模块的电路图。
[0035] 图5为本实用新型由衬底控制的D触发器的电路图。
[0036] 图6为本实用新型由衬底控制的D触发器在时钟信号CLK控制下的时序图。
[0037] 图7为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的功耗对比图。
[0038] 图8为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q 上升沿对比图。
[0039] 图9为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q 下降沿对比图。

【具体实施方式】
[0040] 随着集成电路的发展，如何降低功耗提高速度是目前IC(integrated circuit，集 成电路）设计者最关心的问题之一。衬底驱动技术是通过从M0S管的衬底端输入控制信号 来改变M0S管的阈值电压，从而控制M0S管的工作电流。伪PM0S动态技术的优点是可以减 少占用PCB板的面积、提1?速度和减少寄生负载电容。
[0041] 基于衬底驱动技术和伪PM0S动态技术，本实用新型对传统SADFF进行了创新，使 输入信号从NM0S管的衬底输入，并把传统SADFF的两个与非门RS触发器改进为伪PM0S动 态技术反相器和一对交叉耦合的反相器，从而能够有效降低功耗，并且具有更快的工作速 度。此外，本实用新型提供的衬底控制的D触发器与传统灵敏放大器型D触发器相比，其工 作电压更低，传输延时更少，建立时间为负值，并且更趋近时钟上升沿，保持时间更小，工作 截止频率更高。
[0042] 为使本实用新型的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施 例对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用 新型，并不用于限定本实用新型。
[0043] 请参阅图2,其为本实用新型由衬底控制的D触发器的结构框图。如图2所示，本 实用新型实施例提供的由衬底控制的D触发器包括灵敏度放大模块10、RS反相模块20和 交叉耦合反相器30,所述灵敏度放大模块10、RS反相模块20和交叉耦合反相器30依次连 接。其中，灵敏度放大模块10为D触发器的第一级电路，RS反相模块20为D触发器的第 二级电路，交叉耦合反相器30为D触发器的第三级电路。
[0044] 如图5所示，所述的D触发器具有CLK端、D端、5端、Q端、0端、VDD端、GND端， 所述灵敏度放大模块10用于利用衬底控制方式，提高D触发器的反应灵敏度，从而降低D 触发器的功耗，之后由RS反相模块20采用伪PM0S动态技术，提高D触发器的工作速度，再 由交叉耦合反相器30降低D触发器的Q端和0端的电压值转换的时间，最终输出信号Q和 Q
[0045] 其中，所述灵敏度放大模块10为本实用新型提供的由衬底控制的D触发器用于降 低功耗的核心部分。请一并参阅图3,其为本实用新型由衬底控制的D触发器中灵敏度放 大模块的电路图。如图3所示，其包括第一 M0S管Ml、第二M0S管M2、第三M0S管M3、第四 M0S管M4、第五M0S管M5、第六M0S管M6、第七M0S管M7、第一输出节点S、第二输出节点R 和第一网络节点netl。其中，所述第一 M0S管Ml、第二M0S管M2、第三M0S管M3和第四M0S 管M4为P沟道M0S管，第五M0S管M5、第六M0S管M6和第七M0S管M7为N沟道M0S管。
[0046] 如图3所示，所述第一 M0S管Ml的栅极连接D触发器的CLK端，第一 M0S管Ml的 漏极连接所述第一输出节点S，第一 M0S管Ml的源极和第一 M0S管Ml的衬底连接D触发器 的VDD端。
[0047] 所述第二M0S管M2的栅极连接所述第二输出节点R，第二M0S管M2的漏极连接所 述第一输出节点S，第二M0S管M2的源极和第二M0S管M2的衬底连接D触发器的VDD端。
[0048] 所述第三M0S管M3的栅极连接所述第一输出节点S，第三M0S管M3的漏极连接所 述第二输出节点R，第三M0S管M3的源极和第三M0S管M3的衬底连接D触发器的VDD端。
[0049] 所述第四M0S管M4的栅极连接D触发器的CLK端，第四M0S管M4的漏极连接所 述第二输出节点R，第四M0S管M4的源极和第四M0S管M4的衬底连接D触发器的VDD端。
[0050] 所述第五M0S管M5的栅极连接所述第二输出节点R，所述第五M0S管M5的漏极连 接所述第一输出节点S，第五M0S管M5的源极连接第一网络节点netl，第五M0S管M5的衬 底连接D触发器的D端，输入信号D从第五M0S管M5的衬底处输入。
[0051 ] 所述第六M0S管M6的栅极连接所述第一输出节点S，第六M0S管M6的漏极连接所 述第二输出节点R，第六M0S管M6的源极连接所述第一网络节点netl，第六M0S管M6的衬 底连接D触发器的5端，输入信号1从第六M0S管M6的衬底处输入。
[0052] 所述第七M0S管M7的栅极连接D触发器的CLK端，第七M0S管M7的漏极连接所 述第一网络节点netl，所述第七M0S管M7的源极和第七M0S管M7的衬底接地。
[0053] 在本实用新型由衬底控制的D触发器中，输入信号D和1从第五M0S管M5的衬底 和第六M0S管M6的衬底输入，因为M0S管的背栅效应，NM0S管的衬底电位越高，其阈值电 压越小，在同等栅压心和漏源电压下，流过该NM0S管的电流就越大。因此D触发器 的?端和1端只要稍微有点偏差，它们的偏差就会被反相放大到第二输出节点R和第一输 出节点S之间，从而实现灵敏放大功能。本实用新型的D触发器利用衬底控制技术，只需输 入信号D和万稍有偏差，就有信号输出，这是本实用新型与传统SADFF利用一对差分信号输 入的最大不同，从功耗大幅降低。
[0054] 请一并参阅图2和图4,其中，图4为本实用新型由衬底控制的D触发器中RS反 相模块的电路图。所述RS反相模块20包括：第八M0S管Μ8、第九M0S管Μ9、第十M0S管 Μ10、第i^一 M0S管Mil、第十二M0S管M12、第三输出节点及、第四输出节点1和第二网络节 点net2。其中，所述第八M0S管M8和第九M0S管M9为P沟道M0S管，第十M0S管M10、第 i-一 M0S管Mil和第十二M0S管M12为N沟道M0S管。
[0055] 所述RS反相模块20为本实用新型的D触发器用于提高SADFF速度的关键部分， 如图4所示，所述第八M0S管M8的栅极连接所述第二输出节点R，第八M0S管M8的漏极连 接所述第四输出节点? ,第八MOS管M8的源极和第八MOS管M8的衬底连接D触发器的VDD 端，本实施例中，所述第二输出节点R作为第二级电路的一个输入节点。
[0056] 所述第九M0S管M9的栅极连接所述第一输出节点S，第九M0S管M9的漏极连接所 述第三输出节点S ,第九M0S管M9的源极和第九M0S管M9的衬底连接D触发器的VDD端， 本实施例中，所述第一输出节点S作为第二级电路的另一个输入节点。
[0057] 所述第十M0S管M10的栅极连接D触发器的D端，第十M0S管M10的漏极连接所 述第四输出节点1，第十M0S管M10的源极连接所述第二网络节点net2,所述第十M0S管 M10的衬底接地。
[0058] 所述第i^一 M0S管Mil的栅极连接D触发器的5端，第i^一 M0S管Mil的漏极连 接所述第三输出节点及，第十一M0S管Mil的源极连接所述第二网络节点net2,所述第十一 M0S管Mil的衬底接地。
[0059] 所述第十二M0S管M12的栅极连接D触发器的CLK端，第十二M0S管M12的漏极 连接所述第二网络节点net2,第十二M0S管M12的源极和第十二M0S管M12的衬底接地。
[0060] 当CLK端为低电平时，第一输出节点S和第二输出节点R都被充电到高电平，使第 八M0S管M8、第九M0S管M9和第十二M0S管M12均截止，此时第三输出节点及和第四输出 节点i为高阻态，对下一级电路（即交叉耦合反相器30)没有影响，因此D触发器的i?端和 g端的输出保持不变。
[0061] 当CLK端为高电平时，此时这级电路（即RS反相模块20)处于伪PM0S工作状态， 使第十二M0S管Μ12导通，第三输出节点云和第四输出节点i的输出信号由第一输出节点 S、第二输出节点R、D端和5端的输入信号控制。本实施例利用了伪PM0S电路特性与PM0S 电路特性基本相同，但是伪PM0S电路能够使本实用新型的D触发器在近似相等的功耗下能 以更快的速度工作。
[0062] 请一并参阅图2和图5,其中，图5为本实用新型由衬底控制的D触发器的电路图。 如图5所示，所述交叉耦合反相器30包括第一反相器INV1和第二反相器INV2,所述第一反 相器INV1的输入端连接所述第四输出节点孟和0触发器的0端，第一反相器INV1的输出 端连接D触发器的Q端；所述第二反相器INV2的输入端连接所述第三输出节点及和D触发 器的Q端，第二反相器INV2的输出端连接D触发器的i端。
[0063] 本实施例通过所述交叉耦合反相器30降低D触发器的输出节点（即Q端和0端)电 压值转换的时间，并且能够使2端和δ端的输出值保持不变直到下个时钟上升沿的到来， 防止β端和β端的输出产生动态变化。本实施例中的两个反相器（即第一反相器INV1和第 二反相器INV2)都是采用最小尺寸的CMOS管制造，因此输出节点的负载电容小到可以忽略 不计。
[0064] 以下结合图3、图4和图5,对本实用新型的由衬底控制的D触发器的工作原理进 行详细说明：
[0065] 当时钟信号CLK为低电平时（即输入D触发器的CLK端的信号为低电平时)，第一 M0S管Ml和第四M0S管M4均导通，使第一级电路的第一输出节点S和第二输出节点R都充 电到高电平。该第一输出节点S和第二输出节点R作为第二级电路的输入节点（即图4中 的节点R和S)也为高电平；当时钟信号CLK为低电平时，第二级电路中的第八M0S管M8、第 九M0S管M9和第十二M0S管M12均截止，此时第二级电路输出节点：！和运（即第三输出节 点S和第四输出节点I)为高阻值，使作为第三级电路的输入节点（即图5中的节点I和S )为高阻值不影响0端和奋端的电平值，所以CLK端为低电平时不管输入信号（即输入D触 发器的D端和5端的信号）处于何种状态输出信号保持不变。
[0066] 当时钟信号CLK上升沿到来时，第七M0S管Μ7导通，差分输入对U端和5端有效， 第一输出节点S和第二输出节点R根据?端和5端的值开始放电。
[0067] 当?端为高电平、万端为低电平时，第五M0S管Μ5的阈值电压比第六M0S管 M6的阈值电压低，因此流过第五M0S管M5的电流比流过第六M0S管M6的电流更大，此时， 第一输出节点S比第二输出节点R先放电到低电平，因为交叉耦合反相器30的作用，最终 第一级电路的第一输出节点S稳定在低电平，第二输出节点R稳定在高电平。此时第二级 电路的输入信号S (即图4中的节点S)为低电平、R (即图4中的节点R)为高电平、? (即 图4中的节点D )为高电平，1 (即图4中的节点I )为低电平，使得第二级电路的第九M0S 管Μ9、第十M0S管Μ10和第十二M0S管Μ12导通，第八M0S管Μ8和第^-一 M0S管Mil截止， 使得第二级电路输出信号：！为输入信号R的反相低电平，输出信号;§为输入信号S的反相 高电平。低电平信号1、高电平信号;§再在第三级电路中的交叉耦合反相器30作用下使得 输出信号0为高电平、β为低电平（即Q端为高电平、昼端为低电平)。也就是说，在时钟信 号的上升沿到来时，当输入信号?为高电平、5为低电平时，输出信号6为高电平。
[0068] 当u端为低电平、1端为高电平时，第六M0S管Μ6的阈值电压比第五M0S管 M5的阈值电压低，因此流过第六M0S管M6的电流比流过第五M0S管M5的电流更大，此时， 第二输出节点R比第一输出节点S先放电到低电平，因为交叉耦合反相器30的作用，最终 第一级电路的第二输出节点R稳定在低电平，第一输出节点S稳定在高电平。作为第二级 电路输入?目号R为低电平的、S为1?电平、?为低电平，1?为1?电平，使得第二级电路的第八 M0S管M8、第^-一 M0S管Mil和第十二M0S管M12导通，第九M0S管M9和第十M0S管M10 截止，第二级电路的输出信号i为高电平，及为低电平。高电平信号;?、低电平信号i再通 过第三级电路的交叉耦合反相器30使得输出信号β为低电平，i为高电平。也就是说，在 时钟上升沿到来时，当U为低电平、5为高电平时，输出6为低电平。
[0069] 综上当CLK上升沿到来时，输入信号D为高电平、且D为低电平时，则输出信号Q 为高电平；输入信号D为低电平、且i)为高电平则输出Q为低电平，即输出信号Q与输入信 号D的值相同。
[0070] 当时钟信号CLK保持为高电平的时候，第七M0S管M7导通，第一 M0S管Ml和第四 M0S管M4截止，此时由第二M0S管M2和第五M0S管M5组成一个反相器，第三M0S管M3和 第六M0S组成一个反相器，且两个反相器首尾相接，相互耦合构成耦合反相器。由于第二输 出节点R和第一输出节点S在时钟信号上升沿阶段已经稳定到一个反相状态（即节点R与 节点S逻辑值相反)，差分电路不存在两路同时放电，所以在耦合反相器的作用下，节点R和 节点S的电平保持不变，因此由上分析可知，输出信号β和g的值也将保持不变。
[0071] 当时钟信号CLK下降沿到来时第一 M0S管Ml和第四M0S管M4都导通，第七M0S 管M7截止使得第一级电路的第二输出节点R和第一输出节点S都重新充电到高电平。其 作为第二级电路的输入节点R和S为高电平，当时钟信号CLK为低电平时，第二级电路中的 第八M0S管M8、第九M0S管M9和第十二M0S管M12均截止，此时第三输出节点S和第四输 出节点;?为高阻值，其作为第三级电路的输入节点?和沒为高阻值，不影响输出信号！β和 fi的电平值，所以时钟信号CLK为低电平时不管输入信号D处于何种状态输出0保持不变。
[0072] 结合时钟信号CLK的上述四种状态分析可知，本实用新型的由衬底控制的D触发 器只在时钟信号上升沿采集输入信号?，输出逻辑电平值2与输入信号U相同，在时钟信 号的其他工作状态（即时钟信号CLK为高电平、时钟信号CLK为低电平、时钟信号CLK下降 沿）输出信号Q保持不变。如图6所示，D触发器只在时钟信号CLK上升沿采集输入信号D 并输出相同逻辑值Q。在时钟其他工作状态（CLK为高电平，CLK为低电平，CLK下降沿）输 出保持不变，验证了以上分析。
[0073] 本实用新型由衬底控制的D触发器具有以下有益效果：
[0074] 1、D触发器采用衬底控制技术，从衬底输入信号，大大降低了 D触发器的功能。如 图7所示，在图7中，L1为传统灵敏放大器型D触发器的功耗随电源电压变化的曲线，L2为 衬底控制灵敏放大器型D触发器的功耗随电源电压变化的曲线。横轴表示电源电压值VDD， 纵轴表示功耗值。由图7可知，本实用新型的D触发器的电源电压为0. 8 - 1. 8V时大 幅度降低了功耗，在电源电压为〇. 6V-0. 8V时降低幅度不明显，但也有少量降低。
[0075] 2、D触发器通过采用伪PM0S技术，大大提高了工作速度，如图8和图9,其中，图8 为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q上升沿对比图。 图9为本实用新型由衬底控制的D触发器与图1所示CMOS SADFF的输出信号Q下降沿对 比图。在图8中，L1为本实用新型的D触发器的输出信号上升过程的曲线，L2为传统D触 发器的输出信号上升过程的曲线。横轴表示时间，纵轴表示Q的电压值。在图9中，图中L1 为本实用新型的D触发器的输出信号下降过程的曲线，L2为传统D触发器的输出信号下降 过程的曲线。横轴表示时间，纵轴表示Q的电压值。从图8和图9可知，本实用新型的D触 发器的输出曲线的上升和下降时间更短，曲线更平滑。此外通过HSPICE (集成电路性能分 析的电路模拟程序）测量可发现，改进后的D触发器相比传统SADFF传播延时更小，建立时 间为负值且建立时间绝对值更小，保持时间也更小，截止频率更高。
[0076] 综上所述，本实用新型采用衬底控制技术替代传统SADFF的栅端控制，并通过伪 PM0S动态技术改进传统RS触发器，使得D触发器电路功耗降低，速度提高，此外D触发器的 建立时间、保持时间、传输延时，截止频率各方面性能都得到了优化。
[0077] 可以理解的是，对本领域普通技术人员来说，可以根据本实用新型的技术方案及 其实用新型构思加以等同替换或改变，而所有这些改变或替换都应属于本实用新型所附的 权利要求的保护范围。
【权利要求】
1. 一种由衬底控制的D触发器，包括CLK端、D端、1端、Q端、ρ端、VDD端和GND端， 其特征在于，还包括： 用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块； 用于提高工作速度的RS反相模块； 用于输出结果的交叉耦合反相器； 所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接； 其中，所述灵敏度放大模块包括第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第 五MOS管、第六MOS管、第七MOS管、第一输出节点、第二输出节点和第一网络节点； 所述第一 MOS管的栅极连接D触发器的CLK端，第一 MOS管的漏极连接所述第一输出 节点，第一 MOS管的源极和第一 MOS管的衬底连接D触发器的VDD端； 所述第二MOS管的栅极连接所述第二输出节点，第二MOS管的漏极连接所述第一输出 节点，第二MOS管的源极和第二MOS管的衬底连接D触发器的VDD端； 所述第三MOS管的栅极连接所述第一输出节点，第三MOS管的漏极连接所述第二输出 节点，第三MOS管的源极和第三MOS管的衬底连接D触发器的VDD端； 所述第四MOS管的栅极连接D触发器的CLK端，第四MOS管的漏极连接所述第二输出 节点，第四MOS管的源极和第四MOS管的衬底连接D触发器的VDD端； 所述第五MOS管的栅极连接所述第二输出节点，所述第五MOS管的漏极连接所述第一 输出节点，第五MOS管的源极连接第一网络节点，第五MOS管的衬底连接D触发器的D端； 所述第六MOS管的栅极连接所述第一输出节点，第六MOS管的漏极连接所述第二输出 节点，第六MOS管的源极连接所述第一网络节点，第六MOS管的衬底连接D触发器的5端； 所述第七MOS管的栅极连接D触发器的CLK端，第七MOS管的漏极连接所述第一网络 节点，所述第七MOS管的源极和第七MOS管的衬底接地； 其中，所述RS反相模块包括：第八MOS管、第九MOS管、第十MOS管、第i^一 MOS管、第 十二MOS管、第三输出节点、第四输出节点和第二网络节点； 所述第八MOS管的栅极连接所述第二输出节点，第八MOS管的漏极连接所述第四输出 节点，第八MOS管的源极和第八MOS管的衬底连接D触发器的VDD端； 所述第九MOS管的栅极连接所述第一输出节点，第九MOS管的漏极连接所述第三输出 节点，第九MOS管的源极和第九MOS管的衬底连接D触发器的VDD端； 所述第十MOS管的栅极连接D触发器的D端，第十MOS管的漏极连接所述第四输出节 点，第十MOS管的源极连接所述第二网络节点，所述第十MOS管的衬底接地； 所述第十一 MOS管的栅极连接D触发器的1端，第十一 MOS管的漏极连接所述第三输 出节点，第十一 MOS管的源极连接所述第二网络节点，所述第十一 MOS管的衬底接地； 所述第十二MOS管的栅极连接D触发器的CLK端，第十二MOS管的漏极连接所述第二 网络节点，第十二MOS管的源极和第十二MOS管的衬底接地； 其中，所述交叉耦合反相器包括第一反相器和第二反相器，所述第一反相器的输入端 连接所述第四输出节点和D触发器的i端，第一反相器的输出端连接D触发器的Q端；所述 第二反相器的输入端连接所述第三输出节点和D触发器的Q端，第二反相器的输出端连接 d触发器的e端。
2. 根据权利要求1所述的由衬底控制的D触发器，其特征在于，所述第一 MOS管、第二 M0S管、第三M0S管和第四M0S管为P沟道M0S管，第五M0S管、第六M0S管和第七M0S管为 N沟道M0S管。
3. 根据权利要求2所述的由衬底控制的D触发器，其特征在于，所述第八M0S管和第九 M0S管为P沟道M0S管，第十M0S管、第^-一 M0S管和第十二M0S管为N沟道M0S管。
【文档编号】H03K3/02GK203911880SQ201420239226
【公开日】2014年10月29日 申请日期:2014年5月12日 优先权日:2014年5月12日
【发明者】邓小莺, 莫妍妍, 宁建辉, 刘柳 申请人:深圳大学