1.一种施密特触发器，其特征在于，包括：
第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；
第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；
第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；
第四晶体管，所述第四晶体管串联于所述第二节点与所述第二电位端之间，栅极连接所述输入端；
第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；
第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及
第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。
2.如权利要求1所述的施密特触发器，其特征在于，还包括第八晶体管；若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第八晶体管串联于所述第六晶体管与所述第二节点之间；若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第八晶体管串联于所述第五晶体管与所述第一节点之间；所述第八晶体管的栅极连接所述输出端，所述第八晶体管的源极和漏极相连。
3.如权利要求2所述的施密特触发器，其特征在于，所述第一晶体管、所述第二晶体管以及所述第五晶体管均为PMOS晶体管，所述第三晶体管、所述第四晶体管以及所述第六晶体管均为NMOS晶体管。
4.如权利要求3所述的施密特触发器，其特征在于，若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第七晶体管为PMOS晶体管，所述第七晶体管的衬底连接所述第一电位端。
5.如权利要求4所述的施密特触发器，其特征在于，所述第八晶体管为NMOS晶体管，所述第八晶体管的衬底连接所述第二电位端。
6.如权利要求3所述的施密特触发器，其特征在于，若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第七晶体管为NMOS晶体管，所述第七晶体管的衬底连接所述第二电位端。
7.如权利要求4所述的施密特触发器，其特征在于，所述第八晶体管为PMOS晶体管，所述第八晶体管的衬底连接所述第一电位端。
8.如权利要求1所述的施密特触发器，其特征在于，还包括第九晶体管，所述第九晶体管串联于所述第五晶体管与所述第二电位端之间，所述第九晶体管的栅极连接第一控制信号，衬底连接所述第二电位端。
9.如权利要求8所述的施密特触发器，其特征在于，所述第九晶体管为NMOS晶体管。
10.如权利要求8所述的施密特触发器，其特征在于，所述第一控制信号连接高电位。
11.如权利要求1所述的施密特触发器，其特征在于，还包括第十晶体管，所述第十晶体管串联于所述第六晶体管与所述第一电位端之间，所述第十晶体管的栅极连接第二控制信号，衬底连接所述第一电位端。
12.如权利要求11所述的施密特触发器，其特征在于，所述第十晶体管为PMOS晶体管。
13.如权利要求11所述的施密特触发器，其特征在于，所述第二控制信号连接低电位。
14.如权利要求1-13任意一项所述的施密特触发器，其特征在于，所述第一电位端连接高电位，所述第二电位端连接地电位。