1.一种占空比校正电路，包括：
用于将未校正时钟信号延迟为第一经延迟信号的上升沿可变延迟电路；
用于将所述第一经延迟信号反相为经反相的第一经延迟信号的第一反相器；
用于将所述未校正时钟信号延迟为第二经延迟信号的下降沿可变延迟电路；
用于将所述第二经延迟信号反相为经反相的第二经延迟信号的第二反相器；以及
脉冲发生器，其被配置成响应于所述第一经延迟信号和所述第一经反相的经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号和所述第二经反相的经延迟信号而将所述输出节点电压脉冲调节至接地。
2.如权利要求1所述的占空比校正电路，其特征在于，进一步包括被配置成锁存经脉冲调节的输出节点电压的锁存器。
3.如权利要求2所述的占空比校正电路，其特征在于，进一步包括用于将经锁存的经脉冲调节的输出节点电压反相以形成经校正时钟信号的第三反相器。
4.如权利要求1所述的占空比校正电路，其特征在于，所述脉冲发生器包括第一对开关和第二对开关。
5.如权利要求4所述的占空比校正电路，其特征在于，所述第一对开关被串联连接在承载所述输出节点电压的输出节点与电源节点之间，并且其中所述第二对开关被串联连接在所述输出节点与地之间。
6.如权利要求5所述的占空比校正电路，其特征在于，所述第一对开关包括第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有耦合到承载所述第一经延迟信号的节点的栅极，所述第二PMOS晶体管具有耦合到承载所述经反相的第一经延迟信号的节点的栅极。
7.如权利要求5所述的占空比校正电路，其特征在于，所述第二对开关包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有耦合到承载所述第二经延迟信号的节点的栅极，所述第二NMOS晶体管具有耦合到承载所述经反相的第二经延迟信号的节点的栅极。
8.如权利要求5所述的占空比校正电路，其特征在于，所述脉冲发生器进一步包括耦合在所述输出节点与所述电源之间的第三对开关以及耦合在所述输出节点与接地之间的第四对开关。
9.如权利要求8所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器通过所述第一对开关、所述第二对开关、所述第三对开关和所述第四对开关中的开关交叉耦合。
10.如权利要求5所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器中的一个反相器被配置成将所述输出节点电压反相。
11.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在所述电源节点与PMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。
12.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在地与NMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。
13.如权利要求1所述的占空比校正电路，其特征在于，进一步包括配置成将控制信号反相为经反相的控制信号的第三反相器，并且其中所述第一反相器包括配置成处理所述第一经延迟信号和所述经反相的控制信号以形成所述经反相的第一经延迟信号的第一逻辑门，并且其中所述第二反相器包括配置成处理所述第二经延迟信号和所述控制信号以形成所述经反相的第二经延迟信号的第二逻辑门。
14.如权利要求13所述的占空比校正电路，其特征在于，所述第一逻辑门包括NOR门，并且所述第二逻辑门包括NAND门。
15.一种方法，包括：
响应于确定未校正时钟信号的占空比大于期望占空比，通过下降沿可变延迟电路延迟所述未校正时钟信号以产生第一经延迟信号同时使所述未校正时钟信号没有延迟地通过上升沿可变延迟电路以产生第二经延迟信号；
响应于确定所述未校正时钟信号的所述占空比小于所述期望占空比，通过所述上升沿可变延迟电路延迟所述未校正时钟信号以产生所述第二经延迟信号同时使所述未校正时钟信号没有延迟地通过所述下降沿可变延迟电路以产生所述第一经延迟信号；
响应于所述第一经延迟信号而将输出节点电压脉冲调节至电源电压，以及响应于所述第二经延迟信号而将所述输出节点电压脉冲调节至接地；以及
从经脉冲调节的输出节点电压产生具有所述期望占空比的经校正时钟信号。
16.如权利要求15所述的方法，其特征在于，进一步包括将所述第一经延迟信号反相以形成经反相的第一经延迟信号，其中将所述输出节点电压脉冲调节至所述电源电压包括在所述第一经延迟信号和所述经反相的第一经延迟信号两者均被接地时将所述输出节点电压脉冲调节至所述电源电压。
17.如权利要求15所述的方法，其特征在于，进一步包括将所述第二经延迟信号反相以形成经反相的第二经延迟信号，其中将所述输出节点电压脉冲调节至接地包括在所述第二经延迟信号和所述经反相的第二经延迟信号两者均被充电至所述电源电压时将所述输出节点电压接地。
18.如权利要求15所述的方法，其特征在于，进一步包括锁存经脉冲调节的输出节点电压。
19.如权利要求18所述的方法，其特征在于，产生所述经校正时钟信号包括将经锁存的经脉冲调节的输出节点电压反相以产生所述经校正时钟信号。
20.如权利要求16所述的方法，其特征在于，将所述第一经延迟信号反相包括使用逻辑门中的控制信号来处理所述第一经延迟信号。
21.如权利要求17所述的方法，其特征在于，将所述第二经延迟信号反相包括使用逻辑门中的控制信号来处理所述第二经延迟信号。
22.一种方法，包括：
响应于确定未校正时钟信号的未校正占空比大于期望占空比：
确定将所述未校正占空比校正为所述期望占空比所必需的上升沿延迟；
通过第一可变延迟电路根据所述上升沿延迟来延迟所述未校正时钟信号以产生第一经延迟信号；
通过第二可变延迟电路不施加延迟地来延迟所述未校正时钟信号以产生第二经延迟信号；
响应于所述第一经延迟信号中的上升时钟边沿，在所述经校正时钟信号中产生上升时钟边沿；以及
响应于所述第二经延迟信号中的下降沿，在所述经校正时钟信号中产生下降沿以使得所述经校正时钟信号具有所述期望占空比。
23.如权利要求22所述的方法，其特征在于，进一步包括：
响应于确定所述未校正占空比小于所述期望占空比：
确定将所述未校正占空比校正为所述期望占空比所必需的下降沿延迟；
通过所述第一可变延迟电路不施加延迟地来延迟所述未校正时钟信号以产生第三经延迟信号；
通过所述第二可变延迟电路根据所述下降沿延迟来延迟所述未校正时钟信号以产生第四经延迟信号；
响应于所述第三经延迟信号中的上升沿，在所述经校正时钟信号中产生上升沿；以及
响应于所述第二经延迟信号中的下降沿，在所述经校正时钟信号中产生下降沿以使得所述经校正时钟信号具有所述期望占空比。
24.一种占空比校正电路，包括：
用于独立地将未校正时钟信号延迟为第一经延迟信号和第二经延迟信号的装置；
脉冲发生器，其被配置成响应于所述第一经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号而将所述输出节点电压脉冲调节至接地；以及
配置成将所述输出节点电压反相为经校正时钟信号的第一反相器。
25.如权利要求24所述的占空比校正电路，其特征在于，进一步包括：
配置成将所述第一经延迟信号反相为经反相的第一经延迟信号的第二反相器，其中所述脉冲发生器被进一步配置成在所述第一经延迟信号和所述经反相的第一经延迟信号两者均被接地时将所述输出节点电压脉冲调节至所述电源电压。
26.如权利要求25所述的占空比校正电路，其特征在于，进一步包括：
配置成将所述第二经延迟信号反相为经反相的第二经延迟信号的第三反相器，其中所述脉冲发生器被进一步配置成在所述第二经延迟信号和所述经反相的第二经延迟信号两者均被充电至所述电源电压时将所述输出节点电压脉冲调节至接地。
27.如权利要求25所述的占空比校正电路，其特征在于，所述第二反相器包括NOR门。
28.如权利要求26所述的占空比校正电路，其特征在于，所述第三反相器包括NAND门。
29.如权利要求26所述的占空比校正电路，其特征在于，所述脉冲发生器包括第一对开关和第二对开关。
30.如权利要求29所述的占空比校正电路，其特征在于，所述第一对开关被串联连接在承载所述输出节点电压的输出节点与电源节点之间，并且其中所述第二对开关被串联连接在所述输出节点与接地之间。