用于自动化测试系统的基于边缘发生器的锁相环参考时钟发生器的制作方法

半导体装置在其制造期间通常被测试多次。自动测试设备，也称“测试器”，用于生成刺激受测装置(DUT)的测试信号，并且用于测量响应。测试器通过将由小心地控制的测试模式诱发的响应与预期响应进行比较，确定DUT是否正确工作。为了全面测试DUT，测试器应生成和测量诸如那些DUT运行环境中可能发现的信号。

目前，自动测试设备必须生成数字信号和模拟信号两者。因此，测试设备通常被制造为包含多个仪器。每个仪器执行特定功能，诸如生成高速数字信号或产生具有某编程特性的模拟波形。在测试器中，安装多个仪器以提供测试特定装置所需的模拟信号和数字信号的组合。创建提供单独测试功能的仪器提供了灵活的方式来创建这样一种测试系统，其可生成和测量对几乎所有半导体装置进行测试所需的一组测试信号。

通常，能可靠地扇出至测试系统中的许多仪器的参考时钟频率存在实际限制，这可能是不期望的。每个仪器可从较低频率时钟生成它自己的参考时钟。

一个已知的参考时钟发生器使用直接数字合成(DDS)，DDS是一种用来生成周期信号的技术。DDS时钟发生器可生成具有可编程但低频率的周期信号。该周期信号可输入到锁相环(PLL)中，PLL用作生成较高频率参考时钟的倍频器。

基于DDS的参考时钟发生器可将表示周期信号的周期的样本存储在存储器中。在较低频率时钟的每个周期期间，基于DDS的参考时钟发生器可使将地址提供到存储器的计时器(或相位累加器)递增。递增越大，基于DDS的参考时钟发生器可越快地单步通过存储器中存储的周期的值，并且可馈送到PLL中的输出频率越高。

基于DDS的参考时钟发生器可包括定频参考时钟、频率控制寄存器、数字控制振荡器、数字-模拟转换器(DAC)、低通滤波器和限幅放大器(限幅器)。

技术实现要素：

一些方面包括一种周期信号生成电路，用于生成可编程频率的周期信号。该周期信号生成电路可包括锁相环、可编程延迟脉冲发生器电路和调整电路。锁相环可包括可控制振荡器和比较器。可控制振荡器可包括可控制振荡器输出端和控制输入端。可控制振荡器可被配置为以所述控制输入端处的控制信号所控制的频率在可控制振荡器输出端处产生周期信号。比较器可包括第一输入端和第二输入端、以及比较器输出端。比较器可被配置为在比较器输出端处产生信号，这个信号可表示第一输入端处的第一信号与第二输入端处的第二信号之间的相位特性差异。比较器输出端可耦接到可控制振荡器的控制输入端。可控制振荡器输出端可耦接到第二比较器输入端。可编程延迟脉冲发生器电路可包括延迟控制输入端和输出端。可编程延迟脉冲发生器电路的输出端可耦接到比较器的第一输入端。可编程延迟脉冲发生器电路可被配置为，在参考信号转变后，经历可编程延迟，在可编程延迟脉冲发生器电路的输出端处输出脉冲。调整电路可针对该第一信号的多个周期中的每个周期来计算可编程延迟值。

另外方面包括一种生成编程频率的周期信号的方法。该方法可包括：生成输出信号；通过对输出信号分频以产生反馈信号；产生参考信号；并且将反馈信号与参考信号比较，生成频率控制信号。输出信号可包括可响应于频率控制信号而受到控制的受控频率。产生参考信号可包括控制参考信号中的多个脉冲中的每个脉冲的定时，使得输出信号的受控频率可对应于编程频率。

另外方面包括一种被配置用于生成可编程频率的周期信号的自动测试系统。该自动测试系统可包括：具有某周期的时钟；耦接到时钟的边缘发生器；锁相环；以及延迟调整电路。边缘发生器可包括边缘发生器输出端、使能输入端和延迟输入端。在使能输入端针对其而被生效的时钟的每个周期中，边缘发生器可以相对于该时钟的边缘的延迟在边缘发生器输出端处产生信号，该延迟由延迟输入端处的值指定。锁相环可包括参考输入端和锁相环输出端，该锁相环输出端被配置为提供可编程频率的周期信号。参考输入端可耦接到边缘发生器输出端。该延迟调整电路可包括被耦接到边缘发生器的延迟输入端的延迟调整电路输出端、以及可针对所述时钟的每一周期将值以编程量增加的累加器。当累加值超过该时钟的周期时，该延迟调整电路可抑制被耦接到边缘发生器的使能输入端的使能信号，并且可滚计累加值。

上述为由所附权利要求书限定的本发明的非限制性内容。

附图说明

本专利申请的各种方面和实施例将结合以下附图描述。应当理解，附图未必按比例绘制。多个附图中示出的项目在其出现的所有附图中以相同的参考标号表示。

图1为自动测试系统的框图；

图2为示出根据一些实施例的可编程延迟脉冲发生器的操作的时序图；

图3为示出根据一些实施例的Δ-Σ调制的时序图；

图4为根据一些实施例的PLL参考时钟发生器的框图；

图5为根据一些实施例的参考时钟的框图；

图6为根据一些实施例的参考时钟发生器的框图；

图7为根据一些实施例的参考时钟发生器的框图；并且

图8为根据一些实施例的生成PLL参考时钟的方法的流程图。

具体实施方式

本发明人已认识到并了解到，使用基于可编程延迟脉冲发生器的参考时钟发生器，可减小自动测试系统的尺寸和功耗。可编程延迟脉冲发生器可使用可能会存在于测试系统中的一个或多个定时发生器电路来实现，以进一步减小这种参考时钟发生器的尺寸和功耗。

具体来说，使用DDS的参考时钟发生器可能很大而且耗电高。尺寸大的原因可能在于所需部件较多，诸如数字-模拟转换器(DAC)、低通滤波器和限幅器。在具有多个定时发生器通道的测试系统中，参考时钟发生器的尺寸和功耗可具有甚至更显著的影响，在这种测试系统中，可能需要不同频率的参考时钟。

本发明人已认识到并了解到，使用可编程延迟脉冲发生器(这可以是使用边缘发生器)提供低频周期信号可以需要更少和更小的部件，从而使电路缩小(可能减小10倍或更多)，而且耗电减少。本发明人已认识到并了解到，此方法可实现这些改进，而不降低准确度。因此，相比提供相同的准确度的常规测试器设计，使用可编程延迟脉冲发生器的测试器硬件可以更小、成本更低、耗电更少并且/或者散热更少。

图1示出可实现如本文所述的参考时钟发生器的示例性测试系统。这个测试系统可使用可能会存在于测试系统中的定时发生器，作为参考时钟发生器中的可编程延迟脉冲发生器，以生成数字信号。对于许多类型测试而言，测试器的操作可由多个通道的每个通道中的边缘来控制，每个所述通道都连接到DUT上的测试点，有时称为“引脚”。边缘可由与通道相联的定时发生器生成，并且可发送到引脚电子器件。与引脚关联的相同的定时发生器可用于参考时钟发生器中。作为另外一种选择或除此之外，可添加其他相同的类似电路以向参考时钟发生器提供参考信号。然而，应当理解，可使用任何合适的可编程延迟脉冲发生器向参考时钟发生器中的PLL或其他倍频电路提供输入。

在常规测试系统中，边缘发生器可编程以在相对于指出测试系统操作的周期的低频参考时钟的编程的时间输出脉冲。这种可编程性使得测试器能够测试许多不同类型的半导体装置。该测试系统也可以其他方式编程。例如，测试模式可指定各种参数，诸如应用到DUT上每个测试点的信号、预期从DUT读取的信号以及控制测试信号生成或测量的边缘的时间。在测试DUT时，可能需要产生激励信号并控制测量时间的精确性。

这种精确性可通过对边缘的精确定时来实现。一个测试器周期可能持续测试系统时钟的多个周期。因此，可通过计数测试系统时钟的脉冲来确定测试器周期内边缘的定时。然而，测试系统时钟可能不提供所需的时序分辨率。利用通过使用可编程延迟来控制边缘定时的边缘发生器，可实现较高的分辨率。

图1示出通常被标记为100的自动测试系统或测试器的实施例，其可包括计算机工作站110和测试头120(以虚线来示出)。该测试头可容纳用于生成和测量测试信号的多个电子板组件，包括中心硬卡126、分布硬卡128和多个仪器硬卡130。

如图1所示，中心硬卡126可馈送信号至分布硬卡128，以分布至仪器硬卡130的阵列。中心硬卡126可包括将工作站110连至测试头板组件的计算机接口132和发生低频参考时钟(以RCLK指称)的参考时钟发生器134。该参考时钟发生器可包括例如100或400MHz晶体振荡器。计算机接口132可允许测试器对接至计算机工作站110，用户可通过计算机工作站开发出可载入到测试器120中的测试程序。计算机工作站110可向用户提供其他能力，诸如发起执行先前已开发的测试程序或分析测试结果。

中心硬卡126可包括响应于来自工作站的命令而生成信号的控制电路。控制信号之一可包括“DSYNC”信号。DSYNC信号可向所有仪器或预期具有同步操作的其他部件提供参考时间。参考时钟信号和DSYNC信号可分别沿设置在分布硬卡128上的DSYNC扇出电路136和RCLK扇出电路138被扇出或分布。这些信号的分布可允许多个仪器上的模式发生器启动并协同地操作。

仪器硬卡130上的仪器可为数字仪器或模拟仪器，或者可执行涉及数字信号和模拟信号的功能。仪器130A表示数字仪器，也被称为“通道硬卡”。通道硬卡可包含用于多个测试器通道的电子资源。测试系统很有可能包括多个通道硬卡。

如图1所示，每个仪器硬卡包括执行仪器的所需功能的电路。在数字仪器诸如130A情况下，功能电路可包括格式化/定时电路147和引脚电子器件电路149。此电路可生成和测量用于测试DUT 150的数字信号。

另外，数字仪器130A可包括模式发生器146。模式发生器146可提供控制仪器130A的功能部分的命令序列。模式发生器146可响应于某些条件而分支，或基于测试系统的状态而执行其他条件功能。模式发生器146可通过来自本地时钟模块142的时钟计时，并因此能够以可能高于参考时钟的频率的可编程速率提供指令。

另外，仪器130A可包括仪器同步链路(ISL)接口132A。ISL接口132A可允许模式发生器146与可类似地包含ISL接口的其他仪器通信。模式发生器146可发送将要由其他仪器的功能电路执行的命令，或从可例如用于控制条件分支的其他仪器接收状态信息。

其他仪器可以具有不同功能电路，这取决于该仪器将实现的特定功能。在所述实施例中，每个仪器硬卡可包括时钟模块142。然而，如上指出，每个仪器可不具有时钟模块、具有一个时钟模块、或具有多个时钟模块。

如图1所示，每个通道硬卡130A包括时钟模块142。时钟模块142可编程为从RCLK生成所需频率的一个或多个时钟。在所述实施例中，由时钟模块142生成的每个时钟意在被“本地”使用，即，在包含该时钟发生器的仪器或板内使用。时钟发生器可生成若干不同频率的时钟。由于所有时钟都从同一个源生成，因此这些时钟可视为彼此同步的。然而，应当理解，在时钟模块中生成的时钟的数量、以及那些时钟是本地使用还是分布至其他仪器，对于本发明来说并不重要。

时钟模块可包含以低但可编程频率生成参考时钟的电路。可将该低频参考时钟供应至PLL或其他电路以生成参考时钟。PLL可被配置为使低频参考时钟的频率倍增。作为另外一种选择或除此之外，该PLL可包括控制抖动的滤波器。时钟模块142中可包括的合适电路的例子在下文中描述。

根据一些实施例，低频参考时钟可由可编程延迟脉冲发生器生成。控制电路可向可编程延迟脉冲发生器提供延迟值，以便以所需频率来提供脉冲。可对该频率加以选择，使得当在PLL中倍增时，所得频率是参考时钟的所需频率。

图2为由可编程延迟脉冲发生器输出的脉冲的代表性时序的时序图。水平轴线表示时间。可编程延迟脉冲发生器被编程以生成具有可编程周期的脉冲流230。该脉冲流是从定频参考时钟210生成。然而，如图所示，脉冲流230的可编程周期不必是参考时钟210的周期的倍数。相反，可编程延迟脉冲发生器可针对参考时钟210的每个周期，就是否发出脉冲和何时发出脉冲来编程。因此，在这个例子中，时钟210的周期为T，而脉冲流的周期可为(T+ΔT)。

为了为脉冲流230提供所需周期，可编程延迟脉冲发生器可被编程，以相对于由时钟210的边缘所限定的连续周期的起点，提供不同的延迟250(D₁)、260(D₂)和280(D₄)。此外，图2示出对于有些周期，会不得不抑制时钟210，像在270那样。

任何合适电路都可生成时钟210，并且任何合适电路都可用作可编程延迟脉冲发生器。然而，可适于执行这些功能的电路可存在于生成和测量数字信号的自动测试系统之中。这种测试系统可包括限定测试器操作的周期的测试器时钟。测试系统内的电路可在每个测试器周期期间采取一个或多个可被编程的动作。该电路可包括可编程定时发生器，可编程定时发生器可被编程为在相对于每个测试器周期的起点的时间发出一个或多个脉冲。因此，具有如图2所示的定时的脉冲串，可通过相对于连续测试器周期的起点，对定时发生器发出脉冲的时间编程来生成。因此，测试系统可被改装成通过提供电路来提供适合于生成参考时钟的脉冲串，所述电路针对每个测试器周期计算将供应至定时发生器的延迟值，或针对有些测试器周期抑制定时发生器的启动。

可使用Δ-Σ形式的调制来提供对该脉冲串的生成频率的进一步控制。定时发生器可提供其可接收的延迟值的有限分辨率。生成具有精确限定的周期的脉冲串可能有必要指定比定时发生器可满足的分辨率具有更精细分辨率的脉冲的定时。

但是，可生成为平均来说具有所需周期的脉冲串。与所需的平均值的局部偏差可将高频分量引入脉冲串。这些高频分量可通过后续阶段(诸如PLL)的滤波效应来移除，从而提供具有精确编程频率和相对高的频谱纯度的参考时钟。

图3是示出可用于对脉冲的定时编程以实现所期望平均周期的Δ-Σ调制的时序图。水平轴线表示时间。可编程延迟脉冲发生器可具有限定的定时分辨率，其由一系列垂直线310表示，这些垂直线指示可对脉冲发生器编程以生成脉冲的时间。在这个例子中，脉冲串320指示期望的脉冲定时以便以期望的周期实现参考时钟。如图所示，脉冲串320中的脉冲并不与可对可编程延迟脉冲发生器编程以生成脉冲的时间对准。然而，这些脉冲可被编程为使得脉冲之间的平均时间对应于期望的周期的时间发生。

Δ-Σ调制是一种具有有限时间分辨率的以期望平均间隔生成脉冲的方法，用于对脉冲编程。Δ-Σ调制意味着，对于无法精确匹配到期望值的重复事件，针对每一重复设置与期望值的偏差以提供接近零的平均偏差。在此方法中，第一脉冲可被编程为在最类似于所望时间的时间出现。在图3的例子中，脉冲330A出现在与时间310A对准的时间。该时间比脉冲320A的期望边缘时间提前时间量e₁，表示定时误差。

在对下一脉冲的时间编程的过程中，编程时间可增加脉冲之间的期望周期。随后可确定最接近于此时间的可对脉冲编程的可能时间310。在这个例子中，脉冲330B可被编程为出现在时间310B。此时间比期望时间提前时间量e₂，表示定时误差增大。值e₁和e₂可加在一起以表示累加定时误差。在这个例子中，累加误差为负值，因为脉冲的编程时间在期望时间之前。

在这个例子中，脉冲的编程时间被设置成在脉冲的期望时间之前，表示最后的编程时间加上脉冲之间的期望周期。继续这个设置时间的方法，直到累加定时误差超过某一阈值。该阈值可被设置为任何合适值，例如脉冲之间的期望时间的一半。例如，脉冲330A和330B之后的累加误差可小于期望周期的一半。因此，脉冲330C可被编程为出现在时间310C，该时间在脉冲320C的期望时间之前。该定位导致进一步误差e₃。

在这个例子中，e₁、e₂和e₃的累加误差可超过阈值。因此，下一脉冲可被定时为出现在下一计算时间之后的最接近可编程时间。因此，图3显示脉冲330D出现在时间310D。该脉冲具有定时误差e₄。累加定时误差因此为e₁+e₂+e₃–e₄。产生的累加误差可指示下一脉冲将被编程出现在下一期望时间之前还是之后。在这种情况下，e₄的符号与误差e₁、e₂和e₃相反。因此，将e₄加到累加误差减小了此误差。后续脉冲可被编程在期望时间之后以继续减小累加误差。

此模式可继续，直到累加误差下降到0，随后开始增大量值，但误差值的极性相反。一旦累加误差的量值具有超过阈值的量值，便可改变边缘的放置以改变误差的符号，从而减小累加误差。此过程可在脉冲串生成的整个过程中继续。

这种脉冲串可具有近似零的平均定时误差。因此，该脉冲串将具有等于期望频率的主要谐波。使此脉冲串通过电路(例如具有低通滤波器的PLL)可提供周期等于目标时钟320的周期的参考时钟。在该滤波电路具有倍频运算的情况下，所产生的参考时钟可处于较高或较低频率，但该频率可通过使用Δ-Σ调制精确控制，以实现与期望周期匹配的脉冲串330的平均周期。

为脉冲发生器生成编程时间的控制电路可具有简单构造。该电路可追踪具有比定时生成器接受来指定延迟更多位的所期望时间，以便可计算各周期的误差。周期与周期之间的误差可累加。可使用累加误差的量值和符号来确定下一脉冲是否出现在可在期望时间之前或之后编程的第一时间。当累加误差超过阈值时，可设置该脉冲的编程时间以提供具有与累加误差符号相反的误差。此过程可在参考时钟信号生成的整个时间周期继续。这种电路的一个例子示出于图4中。

图4是PLL参考时钟发生器400的框图。根据一些实施例，时钟405可被提供到控制电路410和可编程延迟脉冲发生器430。在测试系统中，时钟405可以是任何合适的时钟。例如，它可以是图1示出的RCLK信号，该信号可以是固定频率时钟。作为另外一种选择，它可以是具有可编程频率的时钟，例如可定义测试器操作的周期。

控制电路410可使用数字电路部件实现，包括执行算术运算的电路和存储编程值或累加计算值的存储器部件。这些部件可操作以针对时钟405的每一周期计算可编程延迟脉冲发生器430的编程时间。作为另外一种选择，该计算可指示对于时钟405的特定周期，将不会生成脉冲，在这种情况下，控制电路410可生成会抑制可编程延迟脉冲发生器的启动的输出。

可使用任何合适的部件进行此计算。例如，控制电路410可包括寄存器，该寄存器可被加载指示脉冲流的期望平均周期的值。然后可使用数字电路来针对脉冲串中的每一脉冲计算脉冲将出现的期望时间，并比较该期望时间与可针对脉冲发生器编程的时间。使用电路部件(例如加法器、减法器和/或比较器)，可处理这些值以计算误差，该误差可用于更新累加器。

计算得到的编程时间可作为延迟信号420输出到可编程延迟脉冲发生器430。可编程延迟脉冲发生器430随后可输出脉冲串440中的脉冲，该脉冲串将平均具有期望周期。随后可调节该脉冲并使其转变成参考时钟。此调节可包括滤波以去除期望频率以外的频率分量。期望频率可在PLL或其他合适电路中被倍频或分频。

脉冲串440可被提供到锁相环(PLL)450，此锁相环可执行信号调节。此处，PLL 450具有表示参考时钟的输出460。PLL可具有提供期望滤波的低通响应。作为另外一种选择或除此之外，它可以是N分频PLL，将频率增倍。N的值可使用已知技术编程到PLL 450中。作为另外一种选择，PLL 450可包括接收值M的能力，该M值可相对于输入的平均频率将输出的频率下分频。作为又一种选择，PLL 450可包括倍频和分频功能两者，使得输出460可以是频率为脉冲串440的平均频率的N/M倍的参考时钟。

图5是图4的参考时钟发生器的替代实施例的框图。在这个例子中，参考时钟发生器500包括多个边缘发生器电路和一个平均电路以实现可编程延迟脉冲发生器。根据一些实施例，时钟505可被提供到控制电路510、边缘发生器530和额外的边缘发生器(或多个额外的边缘发生器)532。边缘发生器530和532可(例如)是可能在已知的格式化/定时电路147(图1)中实现的边缘发生器。

此处，使用多个边缘发生器(两个到任何额外数目个边缘发生器)，但平均其输出。在一些实施例中，多个边缘发生器的输出可被编程为在脉冲串中输出交替脉冲。可使用这种编程来以比单个边缘发生器快的速率提供脉冲。然而，在所示实施例中，这些脉冲以可由单个脉冲发生器递送的速率提供，额外边缘发生器532和平均电路538可因线性度改善而提供更好的时间步长分辨率。可对边缘发生器中的每一者编程以同时提供脉冲。此配置和过程可减少由固有电路噪声以及所生成脉冲中的总体确定性和随机噪声引起的抖动。因此，当使用多个边缘发生器时，可将一个边缘发生器的定时不准确性平均掉。

根据一些实施例，多个边缘发生器530和532的脉冲可校准为出现在几乎相同、但稍微不同时间，随后通过平均电路538。结果可仍是单个脉冲，但该脉冲的定时可以是多个脉冲的时间的平均值。此配置和过程可通过对多个边缘发生器的适当控制，在平均边缘时间中有效提供更高时间步长分辨率。例如，四个边缘发生器和一个平均电路可通过将这四个边缘发生器中的一者的延迟改变相当于最小时间步长的量，来提供对较少边缘发生器而言太高的时间步长分辨率，从而使平均边缘时间移位大约此最小时间步长的四分之一。此配置和过程可提供更强大的、称为多位Δ-Σ调制的Δ-Σ调制方法。

在此类实施例中，可如上所述或按任何其他合适方法计算脉冲串中脉冲的编程时间。在本文中所述的实施例中，时间被编程为相对于测试器周期的起点的延迟，以使对边缘发生器在启动每一周期中的延迟进行编程以指定脉冲的时间。对于每一脉冲，可选择多个边缘发生器中的一者并且可对该边缘发生器编程。在所示实施例中，控制电路510可计算期望的时间并将编程时间分配到多个边缘发生器。

如上所述，可确定脉冲串中的脉冲之间的期望周期。可(例如)由测试程序员或由在工作站(例如工作站110(图1))中执行的测试系统配置程序作出此确定。此程序(例如)可接收期望参考时钟频率作为输入，例如作为测试程序的一部分。在一些实施例中，可编程延迟脉冲发生器的输出作为到PLL的输入，该PLL将输入频率乘以M/N，此时，输出频率将等于1/T_av(M/N)，其中T_av是脉冲串的平均周期。因此，可通过选择这些参数中的一者或多者来设置该频率。对测试器硬件的限制将限制这些参数的范围和分辨率。可使用任何合适的技术来为这些参数选择适当值以提供期望的参考时钟频率。

不管选择T_av的方式，控制电路510可针对脉冲串中的连续脉冲生成编程时间以实现期望的平均周期。如上所述，脉冲时间可用以编程的分辨率可小于针对T_av生成期望分辨率所需的分辨率。如本文中所述，期望分辨率可通过追踪每一脉冲的期望时间与可实现的编程时间之间的累加误差来实现。当脉冲无法被编程为在期望时间出现时，可以减小累加误差的方式选择该脉冲的时间在期望时间之前或之后。因此，控制电路510可包括用以追踪累加误差的电路，其在此实施例中是累加器515。

累加器515可以任何合适的方式被控制为递增或递减。例如，当每一脉冲的期望时间被确定时，可针对该脉冲递增或递减。期望时间可相对于任何合适的参考时间(例如测试器周期的起点)来计算。然而，应当理解，可使用任何合适的参考时间。

控制电路510可使用累加误差来计算延迟信号520和延迟信号525。

这些信号分别表示脉冲串中奇数脉冲和偶数脉冲的定时。延迟信号520可被提供到边缘发生器530，并且延迟信号525可被提供到额外边缘发生器532。

控制电路510可包括其他部件，这些其他部件使得控制电路510能够针对每一周期计算脉冲的期望时间，该脉冲将生成周期脉冲串，而该脉冲串将导致有编程频率的参考时钟560。边缘发生器530和532可能不具有以期望时间被编程所需的分辨率。因此，控制电路510可选择紧接在期望时间之前或紧接在期望时间之后的时间，边缘发生器可对该时间被编程。如上所述，可使用累加误差的量值和符号来确定是选择期望时间之前还是之后的时间。

基于该编程时间，边缘发生器530和额外边缘发生器532可随后分别将所生成的脉冲串534和536提供到平均电路538。由于这些边缘发生器生成脉冲串中的交替脉冲，因此平均多个边缘发生器的输出提供具有期望平均周期的脉冲串。

平均电路538可将具有期望平均周期的脉冲串540提供到锁相环550。如上所述，PLL 550可提供低通功能，从而生成具有基于该脉冲串的平均周期的频率的信号。此频率可以是由该脉冲串规定的频率的倍数。该倍数可以是整数倍数(例如当PLL 550是N分频PLL时)或非整数倍数(例如当PLL 550是N/M PLL时)。不管PLL是否提供倍频，输出560都可充当具有期望的编程频率的参考时钟。

应当理解，本文中所述的功能可在任何合适的电路中实现。图6是可被高精度编程的参考时钟发生器的替代实施例的框图。根据一些实施例，时钟605可被提供到控制电路610和边缘发生器630。时钟605可表示任何合适的时钟，包括定义测试器周期的时钟，其本身可具有可编程频率。

控制电路610可包括频率控制寄存器613和Δ-Σ调制器619。在一些实施例中，测试工程师可直接(例如通过经由计算机工作站110(图1)输入的命令)或间接(例如通过指定测试程序中时钟频率参数的值)指定存储于频率控制寄存器613中的值。此外，如果PLL 650具有倍频特性，则根据所指定参考时钟频率可计算存储于频率控制寄存器613中的值，而不管该时钟频率如何指定。不管频率控制寄存器613中的值的指定方式，控制电路610可为由边缘发生器630生成的脉冲，生成编程的时间值，以提供在脉冲之间具有平均时间的脉冲串，从而生成指定频率。

在此实施例中，频率控制寄存器613被显示为经由连接616连接至Δ-Σ调制器619。Δ-Σ调制器619可输出延迟信号620，该延迟信号的分辨率的位数少于频率控制寄存器的输出616的分辨率的位数。然而，如本技术中已知，Δ-Σ调制器619可生成输出值，这些输出值平均为较高分辨率输入的值，从而设置该输出高于期望值和低于期望值的时间的百分比，以使输出平均为期望值。

控制电路610可将延迟信号620提供到边缘发生器630。边缘发生器630随后可生成在脉冲之间具有期望平均间隔的脉冲串，此脉冲串可被提供到锁相环650。锁相环650可通过去除与脉冲串中的个别脉冲与期望平均值的偏差相关联的高次谐波，来输出660具有期望参考时钟频率的参考时钟。另外，锁相环650可具有倍频效应，以使所产生的频率不同于脉冲串的主要频率分量。

图7是根据一些实施例的PLL参考时钟发生器700的框图。根据一些实施例，时钟705可被提供到控制电路710和边缘发生器730。与其他实施例一样，时钟705可以是测试系统时钟或可源自任何其他合适的来源。同样，控制电路710可将延迟信号720提供到边缘发生器730。延迟信号720可针对时钟705的每一周期指定延迟值，或可指定在时钟周期期间不生成脉冲。

边缘发生器730随后可将具有期望平均周期的脉冲串提供到锁相环750，此锁相环可具有输出760，作为参考时钟760。锁相环750可包括比较器751、滤波器753、可控制振荡器755、N分频运算757，以及连接752、754、756和758。在这个例子中，滤波器753可提供通频带，该通频带允许包括参考时钟760的期望频率的频率范围通过，同时阻挡那些频率的谐波。此滤波器可实现为低通的通频带滤波器或以任何其他合适方式实现。

锁相环750在包括连接756和758的反馈路径中可任选地包括N分频计数器757。在此配置中，锁相环750可充当倍频器。作为另外一种选择或除此之外，在前馈路径中可包括分频器，例如在可控制振荡器755的输出端。此类计数器可以是M分频计数器，其可使锁相环750的频率输出乘以M的倒数(即，1/M)。虽然M分频计数器未明确示出，但可使用此类计数器替代或附加于N分频计数器757。在两种计数器都使用的情况下，锁相环750可将边缘发生器730的输出端740处的脉冲串的平均频率乘以N/M。这样，通过为N和M并且为脉冲串的平均频率指定值，可提供对参考时钟的频率的精确控制。

图8为根据一些实施例的生成PLL参考时钟的方法的流程图。根据一些实施例，在步骤810处，可以由频率控制信号所控制的频率来生成输出信号。该频率控制信号(例如)可被提供到可控制振荡器(例如可控制振荡器755(图7))的输入端。

在步骤820处，可通过对输出信号进行分频来产生反馈信号。当使用如图7中示出的电路系统时，下分频输出信号可对应于信号758(图7)。

在一些实施例中，针对反馈信号的每一周期。在步骤830处，可通过控制脉冲的定时来产生产生参考信号，使得脉冲串对应于编程的频率。在一些实施例中，针对参考信号的每一周期，可通过使用模算术将延迟调节加到前一周期中的计算延迟上，来计算参考信号中的延迟(子步骤833)。模算术的模数可对应于定义周期的时钟(例如时钟705(图7))的周期。

在一些实施例中，可在相对于周期性定时信号中的边缘的时间(其可基于给定周期的所计算延迟而确定)生成参考信号中的脉冲(子步骤836)。在步骤840处，可比较反馈信号与参考信号以生成频率控制信号。此过程可在具有期望频率的参考时钟的整个生成期间持续重复。

以上描述本发明的至少一个实施例的多个方面，应当理解本领域的技术人员可易于进行各种改变、修改和改进。

例如，描述了若干实施例，其中以针对一时钟的每一时钟周期的编程时间的脉冲产生脉冲串，该时钟具有并不与期望参考时钟对准的频率特性。该时钟可与期望参考时钟偏离，因为其在频率上较低，并不具有可编程频率，或无法以期望频率分辨率编程。然而，应当理解，为了简化举例说明，描述了每一时钟周期生成的一个脉冲的最大值。在一些实施例中，边缘发生器或其他可编程延迟脉冲生成电路可能能够在每一时钟周期输出多个脉冲。在那些实施例中，所生成的脉冲串的平均频率可高于用于控制那些脉冲的定时的时钟。

此类改变、修改和改进旨在作为本公开的一部分，并且被视为落入本发明的精神和范围内。此外，尽管指示出本发明的优点，但应当理解，并非本发明的每个实施例均将包括每个所述优点。一些实施例不一定实现在本文中和在一些情况下描述为有利的任何特征。因此，上述的说明和附图仅作为举例的方式。

可单独地、结合地或以在上述实施例中未特别讨论的各种配置方式使用本发明的多种方面，因此其应用不受限于上述说明所述或附图中所示的组件的细节和配置。例如，在一个实施例中所述的方面可以任何方式与其他实施例中所述的方面结合。

另外，本发明可实施为一种方法，并且已提供其示例。作为该方法的一部分执行的操作可通过任何合适的方式来排序。因此，可构建多个实施方案，其中各操作以与所示次序所不同的次序执行，这可包括同时执行某些操作，即使这些操作在各示例性实施方案中被示为顺序操作。

另外，所示出和描述的电路和模块可以任何顺序重新排序，并且相应地可提供信号来启用重新排序。

在权利要求中使用诸如“第一”、“第二”、“第三”等序数术语修饰权利要求要素，其本身并不意味一个权利要求要素相对于另一个的任何优先权、优先序或顺序或者执行方法操作的时间顺序，而是仅用作将具有某个名称的一个权利要求要素与另一个具有相同名称(除了使用的序数术语)的要素加以区分的标签，以辨别权利要求要素。

另外，本文所用的短语和术语均是用于说明的目的，并且不应视为限制。本文中所使用的“包括”、“包含”或“具有”、“内含”、“涉及”和它们的变型形式均意味着包含其后所列的项目及其等同物以及额外的项目。