触发器电路的制作方法

本发明有关于一种触发器电路，更具体地，关于一种具有数据驱动时钟的触发器电路。

背景技术：

触发器是一种具有两个稳定状态并用来储存状态信息的电路。触发器可通过施加在一个或多个控制端的信号来改变状态，且具有一个或两个输出。这是时序逻辑的基本元素。

举例来说，d型触发器通常应用在本领域的多种电路内。举例来说，d型触发器在时钟周期的固定部分(例如时钟的上升/下降沿)捕捉d输入端的值。d型触发器捕捉到的值成为q输出。其他时候，q输出并不变化。d型触发器可被看作是存储单元，零阶保持(zero-orderhold)，或是延迟线(delayline)。

可是，d型触发器的主要缺点在于高功耗，这是d型触发器连续输入时钟信号的结果。因此，需要设计新的触发器电路来解决前案的问题。

技术实现要素：

因此，本发明要减少d型触发器的高功耗的技术问题。

本发明的一方面提供一种触发器电路，其包含：d型触发器，根据数据信号与门控时钟信号产生输出信号；以及门控控制器，接收原始时钟信号，比较该输出信号与该数据信号，其中如果该输出信号等于该数据信号，该门控控制器维持该门控时钟信号在固定逻辑位，且其中如果该输出信号不同于该数据信号，该门控控制器使用该原始时钟信号作为该门控时钟信号。

本发明另一方面提供一种触发器电路，包含：d型触发器，根据数据信号与门控时钟信号产生输出信号；以及门控控制器，接收原始时钟信号，并比较该输出信号与该数据信号，其中如果该输出信号等于该数据信号，该门控控制器维持该门控时钟信号在固定逻辑电位，如果该输出信号不同于该数据信号，该门控控制器使用该原始时钟信号作为该门控时钟信号；其中该门控控制器包含比较电路与双时钟相位锁存器。

本发明另一方面提供一种触发器电路，包含：d型触发器，根据数据信号与门控时钟信号产生输出信号；以及门控控制器，接收原始时钟信号，并比较该输出信号与该数据信号，其中如果该输出信号等于该数据信号，该门控控制器维持该门控时钟信号在固定逻辑电位，如果该输出信号不同于该数据信号，该门控控制器使用该原始时钟信号作为该门控时钟信号；其中该门控控制器包含比较电路与单时钟相位锁存器。

本发明所提出的d型触发器包含至少下面的优点(1)减少整体功耗，(2)可应用于更多比特的正反器，(3)不占用大量芯片面积，(4)抑制门控时钟信号的输出故障。因此，本发明的d型触发器电路适用于各种低功耗行动通信设备中。

本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。

附图说明

图1显示根据本发明一实施例的触发器电路100的示意图。

图2显示本发明一实施例的门控控制器220的示意图。

图3显示根据本发明一实施例的门控控制器220的细部电路结构示意图。

图4显示根据本发明一实施例的门控控制器420的示意图。

图5显示本发明一实施例的门控控制器420的细部电路结构的示意图。

图6显示根据本发明一实施例的门控控制器620的部分电路结构的示意图。

具体实施方式

本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。

图1显示根据本发明一实施例的触发器电路100的示意图。触发器电路100可用在移动设备的低功耗集成电路中，例如是手机、平板电脑、笔记本电脑等。如图1所示，触发器电路100包含d型触发器110与门控控制器(gatingcontroller)120。d型触发器110根据数据信号data与门控时钟信号clkg产生输出信号sout。门控控制器120接收原始时钟信号(originalclocksignal)clko。原始时钟信号clko可以是一个连续时钟信号。门控控制器120比较输出信号sout与数据信号data。

如果输出信号sout与数据信号data一样(例如输出信号sout具有逻辑低，而数据信号data也是逻辑低，或者输出信号sout具有逻辑高，而数据信号data也是逻辑高)，门控控制器120会保持门控时钟信号clkg在一个固定的逻辑位。举例来说，固定逻辑位可以是逻辑高(即逻辑位是“1”)或逻辑低(即逻辑位是“0”)。如果输出信号sout与数据信号data不同(例如输出信号sout具有逻辑低但是数据信号data具有逻辑高，或者输出信号sout具有逻辑高但是数据信号data具有逻辑低)，门控控制器120会让原始时钟信号clko通过并用其作为门控时钟信号clkg来驱动d型触发器110。也就是说，只有当d型触发器110的输出信号sout要改变时，门控控制器120采用原始时钟信号clko作为给d型触发器110的门控时钟信号clkg。这样的数据驱动时钟设计能有效减少触发器电路100的固定的功耗。

下面的实施例将介绍触发器电路100的多种具体实施电路结构。这些实施例与附图是为了读者能了解本发明的范例，而并非本发明的限制。

图2显示本发明一实施例的门控控制器220的示意图。门控控制器220可被应用到图1的触发器电路100中。在图2所示的实施例中，门控控制器220包含比较电路222以及双时钟相位锁存器(dualclock-phaselatch)224。比较电路222与双时钟相位锁存器224用于根据数据信号data，输出信号sout以及原始时钟信号clko来选择产生门控时钟信号clkg。比较电路222可比较输出信号sout与数据信号data，以产生比较结果。双时钟相位锁存器224能根据比较结果用反相(invertedphase)与非反相(non-invertedphase)来处理原始时钟信号clko，并因此产生门控时钟信号clkg。双时钟相位锁存器224可被归为反相型锁存器电路(inverted-typelatchcircuit)，其能抑制门控时钟信号clkg的输出故障。

图3显示根据本发明一实施例的门控控制器220的细部电路结构示意图。门控控制器220的比较电路222包含第一反相器331，第一晶体管m1，第二晶体管m2，第三晶体管m3，第四晶体管m4。第一晶体管m1与第三晶体管m3可以是pmos晶体管(p-型金属氧化物半导体场效应晶体管)，第二晶体管m2与第四晶体管m4可以是nmos晶体管(n-型金属氧化物半导体场效应晶体管)。第一反相器331具有一输入端接收数据信号data，以及一输出端，耦接到第一节点n1。第一晶体管m1包含一控制端来接收数据信号data，一第一端来接收反相输出信号soutb，以及第二端耦接到第二节点n2。反相输出信号soutb的逻辑位可以与输出信号sout的逻辑位互补。第二晶体管m2包含一控制端耦接到第一节点n1，第一端用于接收反相输出信号soutb，以及第二端耦接到第二节点n2。第一传输(通过)门291由第一晶体管m1与第二晶体管m2所组成。第一传输门(firsttransmissiongate)291根据第一节点n1的电压选择性通过反相输出信号soutb给第二节点n2。第三晶体管m3包含控制端耦接到第一节点n1，第一端接收输出信号sout，以及第二端耦接到第二节点n2。第四晶体管m4包含控制端接收数据信号data，第一端接收输出信号sout，以及第二端耦接到第二节点n2。第二传输门292由第三晶体管m3与第四晶体管m4组成。第二传输门292根据数据信号data选择性通过输出信号sout给第二节点n2。

在图3所示的实施例中，门控控制器220的双时钟相位锁存器224至少包含第二反相器332，第三反相器333，第五晶体管m5，第六晶体管m6。第五晶体管m5可为pmos晶体管，第六晶体管m6可为nmos晶体管。第二反相器332包含输入端接收原始时钟信号clko，输出端耦接到第三节点n3。第三反相器333包含输入端耦接到第三节点n3，输出端耦接到第四节点n4。第五晶体管m5包含控制端耦接到第四节点n4，第一端耦接到第二节点n2，以及第二端耦接到第五节点n5。第六晶体管m6包含控制端耦接到第三节点n3，第一端耦接到第二节点n2，第二端耦接到第五节点n5。第三传输门293由第五晶体管m5与第六晶体管m6所组成。第三传输门293根据第三节点n3的电压选择性地通过第二节点n2的电压给第五节点n5。

在一些实施例中，门控控制器220的双时钟相位锁存器224更包含第四反相器334，第七晶体管m7，第八晶体管m8，第九晶体管m9，以及第十晶体管m10。第七晶体管m7与第八晶体管m8可为pmos晶体管，第九晶体管m9与第十晶体管m10可以为nmos晶体管。第四反相器334包含输入端耦接到第五节点n5，输出端耦接到第六节点n6。第七晶体管m7包含控制端耦接到第六节点，第一端耦接到供电电压vdd，第二端耦接到第七节点n7。第八晶体管m8包含控制端耦接到第三节点n3，第一端耦接到第七节点n7，第二端耦接到第五节点n5。第九晶体管m9包含控制端耦接到第四节点n4，第一端耦接到第五节点n5，第二端耦接到第八节点n8。第十晶体管m10包含控制端耦接到第六节点n6，第一端耦接到第八节点n8，以及第二端耦接到地电压vss。

在一些实施例中，门控控制器220的双时钟相位锁存器224更包含第十一晶体管m11，第十二晶体管m12，第十三晶体管m13，第十四晶体管m14，第十五晶体管m15，第十六晶体管m16，第五反相器335。第十一晶体管m11，第十二晶体管m12，第十三晶体管m13可为pmos晶体管，第十四晶体管m14，第十五晶体管m15，第十六晶体管m16可以是nmos晶体管。第十一晶体管m11包含控制端耦接到第四节点n4，第一端耦接到供电电压vdd，第二端耦接到第九节点n9。第十二晶体管m12包含控制端接收测试使能信号(testenablesignal)st，第一端耦接到供电电压vdd，第二端耦接到第十节点n10。第十三晶体管m13包含控制端耦接到第六节点n6，第一端耦接到第十节点n10，第二端耦接到第九节点n9。第十四晶体管m14包含控制端耦接到第四节点n4，第一端耦接到第九节点n9，第二端耦接到第十一节点n11。第十五晶体管m15包含控制端耦接到第六节点n6，第一端耦接到第十一节点n11，第二端耦接到地电压vss。第十六晶体管m16包含控制端接收测试使能信号st，第一端耦接到第十一节点n11，以及第二端耦接到地电压vss。第五反相器335包含输入端耦接到第九节点n9，输出端输出门控时钟信号clkg。

测试使能信号st用来控制双时钟相位锁存器224进入普通工作模式或测试模式。举例来说，如果测试使能信号st具有逻辑低，双时钟相位锁存器224能在普通工作模式下操作，且d型触发器110能正常接收数据信号data；如果测试使能信号st具有逻辑高，双时钟相位锁存器224能在测试模式下操作，且d型触发器110能接收测试数据信号，这样触发器电路100的功能就处于测试中。在其他实施例中，上面的设计可以得到修改，使得当测试使能信号st具有逻辑低时，双时钟相位锁存器224在测试模式下操作，而当测试使能信号st具有逻辑高时，在普通工作模式下操作。

根据实际测量得到图3的包含比较电路222与双时钟相位锁存器224的，触发器电路100比传统的d型触发器减少21％的固定功耗并仅仅多占用64％的面积。

图4显示根据本发明一实施例的门控控制器420的示意图。门控控制器420可应用在图1的触发器电路100中。在图4的实施例中，门控控制器420包含比较电路222与单时钟相位锁存器(singleclock-phaselatch)226。比较电路222与单时钟相位锁存器226用于根据数据信号data，输出信号sout，与原始时钟信号clko来选择产生门控时钟信号clkg。比较电路222能比较输出信号sout与数据信号data，以产生比较结果。单时钟相位锁存器226能根据比较结果仅用非反相相位(non-invertedphase)来处理原始时钟信号clko，因此产生门控时钟信号clkg。单时钟相位锁存器226可归为sr型(set-reset型)锁存器电路，其能以至门控时钟信号clkg的输出故障。

图5显示本发明一实施例的门控控制器420的细部电路结构的示意图。在图5所示的实施例中，门控控制器420的比较电路222包含第一反相器331，第一晶体管m1，第二晶体管m2，第三晶体管m3以及第四晶体管m4。第一晶体管m1与第三晶体管m3可为pmos晶体管(p型金属氧化物半导体场效应晶体管)，第二晶体管m2与第四晶体管m4可为nmos晶体管(n型金属氧化物半导体场效应晶体管)。第一反相器331包含输入端接收数据信号data，输出端耦接到第一节点n1。第一晶体管m1包含控制端来接收数据信号data，第一端接收反相输出信号soutb，以及第二端耦接到第二节点n2。第二晶体管m2包含控制端耦接到第一节点n1，第一端接收反相输出信号soutb，第二端耦接到第二节点n2。第一传输门291由第一晶体管m1与第二晶体管m2所组成。第一传输门291根据第一节点n1的电压选择性通过反相输出信号soutb给第二节点n2。第三晶体管m3包含控制端耦接到第一节点n1，第一端接收输出信号sout，第二端耦接到第二节点n2。第四晶体管m4包含控制端接收数据信号data，第一端接收输出信号sout，以及第二端耦接到第二节点n2。第二传输门292由第三晶体管m3与第四晶体管m4组成。第二传输门292根据数据信号data选择性通过输出信号sout给第二节点n2。

在图5所示的实施例中，门控控制器420的单时钟相位锁存器226至少包含第五晶体管m5，第六晶体管m6，第七晶体管m7，第八晶体管m8。第五晶体管m5，第六晶体管m6，第七晶体管m7，以及第八晶体管m8可为pmos晶体管。第五晶体管m5包含控制端耦接到第三节点n3，第一端耦接到供电电压vdd，第二端耦接到第四节点n4。第六晶体管m6包含控制端接收原始时钟信号clko，第一端耦接到供电电压vdd，第二端耦接到第五节点n5。第七晶体管m7包含控制端耦接到第二节点n2，第一端耦接到第五节点n5，第二端耦接到第六节点n6。第八晶体管m8包含控制端来接收测试使能信号st，第一端耦接到第六节点n6以及第二端耦接到第四节点n4。

在一些实施例中，门控控制器420的单时钟相位锁存器226更包含第九晶体管m9，第十晶体管m10，第十一晶体管m11，第十二晶体管m12。第九晶体管m9，第十晶体管m10，第十一晶体管m11，第十二晶体管m12可以是nmos晶体管。第九晶体管m9包含控制端耦接到第三节点n3，第一端耦接到第四节点n4，以及第二端耦接到第七节点n7。第十晶体管m10包含控制端耦接到第二节点n2，第一端耦接到第七节点n7，以及第二端耦接到地电压vss。第十一晶体管m11包含控制端耦接来接收测试使能信号st，第一端耦接到第七节点n7，以及第二端耦接到地电压vss。第十二晶体管m12包含控制端来接收原始时钟信号clko，第一端耦接到第七节点n7，以及第二端耦接到地电压vss。

在一些实施例中，门控控制器420的单时钟相位锁存器226更包含第十三晶体管m13，第十四晶体管m14，第十五晶体管m15，第十六晶体管m16以及第二反相器332。第十三晶体管m13与第十四晶体管m14可以是pmos晶体管，第十五晶体管m15与第十六晶体管m16可以是nmos晶体管。第十三晶体管m13包含控制端耦接到第四节点n4，第一端耦接到供电电压vdd，以及第二端耦接到第三节点n3。第十四晶体管m14包含控制端来接收原始时钟信号clko，第一端耦接到供电电压vdd，第二端耦接到第三节点n3。第十五晶体管m15包含控制端耦接到第四节点n4，第一端耦接到第三节点n3，第二端耦接到第八节点n8。第十六晶体管m16包含控制端来接收原始时钟信号clko，第一端耦接到第八节点n8，以及第二端耦接到地电压vss。第二反相器332包含输入端耦接到第三节点n3，以及输出端来输出门控时钟信号clkg。

测试使能信号st用于控制单时钟相位锁存器226来进入普通工作模式或测试模式。举例来说，如果测试使能信号st具有逻辑低，单时钟相位锁存器226能在普通工作模式下操作，d型触发器110能正常接收数据信号data；如果测试使能信号st包含逻辑高，单时钟相位锁存器226能在测试模式下操作，而d型触发器110能接收测试数据信号，如此触发器电路100的功能能接受测试。在其他实施例中，上述设计得到修改，使得当测试使能信号st具有逻辑低时单时钟相位锁存器226在测试模式下操作，而当测试使能信号st具有逻辑高时在普通工作模式下操作。

根据实际测量，图5中包含比较电路222与单时钟相位锁存器226比传统的d型触发器少92％的固定功耗而仅仅多了47％的面积。

在一些实施例中，图5中的门控控制器420可应用到d型触发器的两比特设计(two-bitdesign)中。图6显示根据本发明一实施例的门控控制器620的部分电路结构的示意图。图6类似于图5。门控控制器620可与两个d型触发器(图未示)合作。第一d型触发器根据第一数据信号data1与门控时钟信号clkg产生第一输出信号sout1与第一反相输出信号sout1b。第二d型触发器根据第二数据信号data2与门控时钟信号clkg产生第二输出信号sout2与第二反相输出信号sout2b。门控控制器620包含第一比较电路651与第二比较电路652。第一比较电路651比较第一输出信号sout1与第一数据信号data1，以产生第一使能信号en1。第二比较电路652比较第二输出信号sout2与第二数据信号data2，以产生第二使能信号en2。门控控制器620还包含与门(andgate)670来处理第一使能信号en1与第二使能信号en2。具体地，与门670包含第一输入端来接收第一使能信号en1，第二输入端来接收第二使能信号en2，输出端来输出集成使能信号(integratedenablesignal)en。集成使能信号en能应用于图5的单时钟相位锁存器226的第二节点n2，因此单时钟相位锁存器226产生门控时钟信号clkg来驱动第一d型触发器与第二d型触发器。同样，门控控制器620能用于d型触发器更多比特的设计。图6的门控控制器620的其他特征与图5的门控控制器420的特征类似。因此，这两个实施例能达到类似的性能。

图3与图5的实施例包含一些使用同样标号的元件。可是，这应理解为两个实施例相互独立，且它们的电路结构也不共用任何元件。同样的标号仅是为了显示对应或类似的元件。不同实施例中的每个标号都表示各自的意义。

本发明提出一种具有数据驱动时钟的新型触发器电路。总结来说，相对于传统设计，本发明包含至少下面的优点(1)减少整体功耗，(2)可应用于更多比特触发器，(3)不占用大量芯片面积，(4)抑制门控时钟信号的输出故障。因此，本发明的触发器电路适用于各种低功耗移动通信设备中。

上面的参数都仅是示例，而非本发明的限制。本领域的技术人员可根据不同需求调整这些设置。需要注意的是，本发明提出的触发器电路并不限于图1至图6的设置。本发明可仅包含图1至图6的任一实施例中的一个或几个特征。换句话说，并非图中的所有特征都需要在本发明提出的触发器电路中实施。

权利要求中使用的例如“第一”、“第二”、“第三”等等词语并不是表示优先、前提或权利要求中元件在执行方法的时序上的顺序，而仅仅是一个标记来区别一个权利要求元件与其他具有同样名称(除了序词之外)的权利要求元件。

本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。