技术总结
本发明涉及通信技术领域，具体涉及一种基于FPGA的位同步时钟提取方法及装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；外部CK信号输入信号发生模块，信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；信号发生模块用于产生测试m序列；模拟信号传输模块用于m序列滤波、衰减；待测信号调理模块用于m序列放大、整形；信号处理模块用于从m序列提取位同步时钟信号；显示屏模块用于频率显示；键盘控制模块用于控制键盘。该方法及装置利用m序列的自相关性质和新型锁相环方法，实现100kHz‑350kHz信号的位同步时钟提取，系统工作稳定。
技术研发人员：丰泳翔;韩卓定;陈紫业;郑旎杉;陈小桥
受保护的技术使用者：武汉大学
文档号码：201610994547
技术研发日：2016.11.11
技术公布日：2017.03.22