用于小型化通信系统的Turbo码编译码芯片的制作方法

本发明属于通信技术领域，涉及一种通信信号处理芯片，尤其涉及一种Turbo码编译码芯片，可同时满足小型化通信系统对Turbo码的编码和译码需求。

背景技术：

传统通信系统的Turbo码编码和译码功能没有集成，编译码没有和其它码级联，且译码迭代次数为4，复杂度高，如图1所示，存储器分散在各个功能块周围，大小、形状差异较大，如图2所示，由于存在上述问题，其实现形式一般采用FPGA实现。如果在通信系统中应用则存在以下缺点：

1、由于译码迭代单元规模较大，且译码迭代次数为4，一般的Turbo码译码模块规模大、占用FPGA资源较多，功耗较大，限制了通信系统系统其它功能模块性能的发挥。

2、Turbo码编译码模块使用了大量存储器，存储器分散在各个功能块周围，大小、形状差异较大，导致存储器的规模较大，且不利于芯片化实现。

技术实现要素：

为了克服现有技术的不足，本发明提供一种用于小型化通信系统的Turbo码编译码芯片，采用两级迭代译码，同时将Turbo码和汉明码进行级联，将编码和译码模块的存储器进行归一化设计，以减小存储器数量和面积，便于芯片化实现时后端布局，满足通信系统对小型化低功耗的Turbo码编译码器的应用需求。

本发明解决其技术问题所采用的技术方案是：一种Turbo码编译码芯片，包括Turbo码译码模块、Turbo码编码模块、汉明码编码模块和汉明码译码模块，其中Turbo码译码模块包括多路选择器MUX、输入缓冲存储器RAM_in和Turbo码译码电路，Turbo码译码电路包括译码归一化存储器阵列、分量译码器A、分量译码器B和译码控制电路；Turbo码编码模块包括输入缓冲存储器RAM_in、编码控制电路和编码归一化存储器阵列；

在编码工作模式时，中频数字信号输入到Turbo码编码模块的输入缓冲存储器RAM_in，由编码控制电路读取RAM_in中的数据，按照Turbo码的编码规则进行编码，生成中间数据存储在编码归一化存储器阵列中，Turbo码编码模块输出数据给汉明码编码模块完成汉明码编码；

在译码工作模式时，将经过解交织的中频数字信号首先输入汉明码译码模块，完成汉明码译码，输出给Turbo码译码模块的缓冲存储器RAM_in，由多路选择器MUX11根据不同延迟模式控制数据写入不同的RAM，由译码控制电路控制分量译码器A、分量译码器B完成Turbo码译码迭代，直至译码结果满足误码率要求，译码中间数据存储在译码归一化存储器阵列中。

本发明的有益效果是：

1)本发明由于采用两级迭代译码和汉明码级联，大大降低了算法复杂度；

2)本发明由于将编码和译码模块的存储器进行归一化设计，大大减少了存储器数目和面积。

3)本发明由于采用芯片化实现方式，大大减小了Trubo码编译码器的体积和功耗。

附图说明

图1为传统Turbo码编译码器译码迭代框图；

图2为传统Turbo码编译码器存储器分布框图；

图3为本发明Turbo码编译码芯片结构框图；

图4为本发明Turbo码编译码芯片译码模块框图；

图5为本发明Turbo码编译码芯片译码电路框图；

图6为本发明Turbo码编译码芯片编码模块框图；

图7为本发明Turbo码编译码芯片的应用实例图。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明的Turbo码编译码芯片集成有Turbo码译码模块1、Turbo码编码模块3、汉明码编码模块2、汉明码译码模块4，其中Turbo码译码模块由多路选择器MUX11、输入缓冲存储器RAM_in 12和Turbo码译码电路13构成，Turbo码编码模块由输入缓冲存储器RAM_in 31、编码控制电路32和编码归一化存储器阵列33构成，Turbo码译码电路由译码归一化存储器阵列131、分量译码器A 132、分量译码器B 133和译码控制电路134构成。

该芯片编码功能和译码功能相互独立，在编码工作模式时，将中频数字信号输入到输入缓冲存储器RAM_in 31，由编码控制电路32读取RAM_in 31中的数据，按照Turbo码的编码规则进行编码，编码控制电路32生成的中间数据存储在编码归一化存储器阵列33中，Turbo码编码模块3输出的数据具有Turbo码的特征，输出给后级的汉明码编码模块2完成汉明码编码后输出；在译码工作模式时，将经过解交织的中频数字信号首先输入汉明码译码模块4，完成汉明码译码，输出给缓冲存储器RAM_in 12，由多路选择器MUX11根据不同延迟模式控制数据写入不同的RAM，由译码控制电路134控制分量译码器A 132、分量译码器B完成Turbo码译码迭代，直至译码结果满足误码率要求，译码中间数据存储在译码归一化存储器阵列131中。

上述Turbo码编译码芯片，将Turbo码编码器和译码器集成在一颗芯片中；通过减少译码迭代次数降低算法复杂度，同时将Turbo码和汉明码级联以弥补迭代次数减少带来的可靠性降低的缺陷；通过选择器分时将数据写入多块输入缓冲存储器，以大量减少芯片输入管脚；分别将编码器和译码器的存储器进行归一化设计，以减少存储器数目，减小存储器面积。该芯片降低了算法复杂度，减少了编译码器的输入管脚和存储器数目，减小了存储器面积，易于芯片化实现，降低了实现功耗。

如图3所示，本发明的芯片包括Turbo码译码模块1、Turbo码编码模块3、汉明码编码模块2、汉明码译码模块4，其中Turbo码译码模块由多路选择器MUX11、输入缓冲存储器RAM_in 12和Turbo码译码电路13构成，Turbo码编码模块由输入缓冲存储器RAM_in 31、编码控制电路32和编码归一化存储器阵列33构成，Turbo码译码电路由译码归一化存储器阵列131、分量译码器A 132、分量译码器B 133和译码控制电路134构成。

该芯片通过减少译码迭代次数降低算法复杂度，同时将Turbo码和汉明码级联以弥补迭代次数减少带来的可靠性降低的缺陷；通过选择器分时将数据写入多块输入缓冲存储器，以大量减少芯片输入管脚；分别将编码器和译码器的存储器进行归一化设计，以减少存储器数目，减小存储器面积。

本实施例中Turbo码译码迭代次数为2。

本实施例中将Turbo码和汉明码级联。

本实施例中对Turbo码编码和译码部分的存储器进行了归一化设计，归一化设计后的存储器大小统一、数量较少、面积较小。

本实施例中整个芯片的工作原理如下：编码功能和译码功能相互独立，在编码工作模式时，源数据先经过汉明码编码，再进行Turbo码编码；在译码工作模式时，接收到的数据先经过Turbo码译码，再经过汉明码译码。

本发明的一个应用实例如图7所示。它是在通信系统上的实际应用，该芯片可同时工作在发射和接收环路，在接收环路中，接收天线1接收到射频信号，分别进入下变频2、帧同步3、位同步4、解调5、解白化6和解交织7后进入Turbo码编译码芯片8，解交织后的数据首先输入汉明码译码模块4，完成汉明码译码，输出给缓冲存储器RAM_in12，由多路选择器MUX11根据不同延迟模式控制数据写入不同的RAM，由译码控制电路134控制分量译码器A 132、分量译码器B完成Turbo码译码迭代，直至译码结果满足误码率要求，译码中间数据存储在译码归一化存储器阵列131中。

完成Turbo码的译码后输出相关信息。

在发送环路中，Turbo码编译码芯片8将中频数字信号输入到输入缓冲存储器RAM_in 31，由编码控制电路32读取RAM_in 31中的数据，按照Turbo码的编码规则进行编码，编码控制电路32生成的中间数据存储在编码归一化存储器阵列33中，Turbo码编码模块3输出的数据具有Turbo码的特征，输出给后级的汉明码编码模块2完成汉明码编码后输出，分别进入交织9、白化10、调制11、上变频12，最后由发送天线13发送出去。与背景技术中提到的传统应用相比，传统的Turbo码编译码器采用FPGA实现，采用四次译码迭代，且存储器分散在功能块周围，导致实现功耗急剧上升，不适用于小型化平台。

本发明芯片采用两次译码迭代，降低了算法复杂度，同时采用Turbo码和汉明码级联，提升了可靠性，不仅体积小，而且功耗小于传统的FPGA实现方式。

在某些特殊应用下，本发明的应用还可以进一步扩展。本发明的实现指标不低于FPGA实现方式，因此，也可将本发明用于大型设备上通信系统的Turbo码编译码。