DAC开关失配误差的数字测量的制作方法

本申请是受益于名称为DIGITAL MEASUREMENT OF DAC SWITCHING MISMATCH ERROR(DAC开关失配误差的数字测量)的美国临时专利申请(提交于2015年12月15日，序号为62/267,613)的非临时专利申请。该美国临时专利申请全文通过引用方式合并于此。

技术领域

本公开一般涉及模数转换器(ADC)，更特别地涉及德尔塔西格玛调制器(delta sigma modulator)或流水线调制器(pipeline modulator)中的数模转换器开关失配误差的数字测量。

背景技术：

在许多电子应用中，模拟输入信号转换成数字输出信号(例如，用于进一步数字信号处理)。例如，在精确测量系统中，电子设备设有一个或多个传感器来进行测量，并且这些传感器可以生成模拟信号。模拟信号随后作为输入将提供给ADC以生成数字输出信号以便进一步处理。在另一实例中，天线基于在空中承载信息/信号的电磁波来生成模拟信号。通过天线所生成的模拟信号随后作为输入提供给ADC以生成数字输出信号以便进一步处理。

ADC可见于许多地方，如宽带通信系统、音频系统、接收机系统等。ADC能够变换表示真实世界现象如光、声、温度或压力的模拟电信号以用于数据处理目的。ADC用于范围广泛的应用，包括通信、能源、健康、仪器与测量、电动机与动力控制、工业自动化和航空/防御。设计ADC绝非易事，因为每个应用可能具有速度、性能、功率、成本和尺寸方面的不同需要。由于需要ADC的应用增长，对于精确且可靠的转换性能的需要也增长。

附图说明

为了提供对本公开及其特征和优点的更完整的理解，参考以下结合附图给出的说明书，在附图中相似的附图标记表示相似的部件，其中：

图1是德尔塔西格玛模数转换器(DS ADC)的示例性的系统示意图；

图2是根据本公开的一些实施方案的1-2连续时间多级德尔塔西格玛模数转换器(CT MASH ADC)的示例性的系统示意图；

图3A示出了根据本公开的一些实施方案的示出了开关边沿差和输送的误差电荷e(t)的两个DAC元件的当前输出；

图3B示出了根据本公开的一些实施方案的由于开关失配误差引起而输送的误差电荷e(t)；

图4示出了根据本公开的一些实施方案的开关失配误差测量方案的框图；

图5是示出根据本公开的一些实施方案的用于数字估计和校准DAC元件的开关失配误差的方法的流程图。

具体实施方式

对于使用反馈数模转换器(DAC)用于转换的模数转换器(ADC)，最终的模拟输出会受反馈DAC的误差影响或者由于反馈DAC的误差而失真。数字测量技术能够实现以确定(连续时间)德尔塔-西格玛调制器(CTDSM)或(连续时间)流水线调制器中的反馈DAC的开关失配误差。该方法强制每个DAC单位元件(UE)开关一定量的次数且然后使用调制器自身来测量分别由于那些开关活动导致的误差。所获得的误差可以存储在查找表中。所获得的误差可以在数字域或模拟域中完全校正。

模数转换器的设计考虑：来自反馈DAC的误差

ADC是将模拟信号所载有的连续物理量转换成表示量的振幅的数位(或者转换成载有该数位的数字信号)的电子器件。转换涉及模拟输入信号的量化，因此其将引入小量的误差。通常，量化通过模拟输入信号的周期性采样而发生。结果是已经将连续时间和连续振幅模拟输入信号转换成离散时间和离散振幅数字信号的数字值序列(即，数字信号)。ADC能够由以下应用要求来限定：其带宽(其能够正确地转换成数字信号的模拟信号的频率范围)及其分辨率(最大模拟信号能够划分成数字信号且以数字信号表示的离散电平的数量)。ADC还具有用于量化ADC动态性能的各种规格，包括信噪失真比(SINAD)、有效位数(ENOB)、信噪比(SNR)、总谐波失真(THD)、总谐波失真加噪声(THD+N)和无杂散动态范围(SFDR)。ADC具有许多不同的设计，可以基于应用要求和性能规格来选择设计。

基于德尔塔-西格玛(DS)调制器(下文称为“DS ADC”)的ADC已经广泛地用于数字音频和高精度仪器系统。图1是德尔塔西格玛模数转换器(DS ADC)的示例性的系统示意图，或者有时在本文称为德尔塔西格玛调制器。DS ADC包括环路滤波器102、量化器104和反馈数模转换器(DAC)106(即，DS ADC的反馈路径中的DAC)。

DS ADC通常提供了能够以高分辨率、低成本将模拟输入信号转换成数字信号的优点。通常，DS ADC利用DS调制器对模拟信号u编码。量化器104可用于该目的，采用例如低分辨率ADC作为1位ADC、闪速ADC、闪速量化器等。然后，如果可应用，则DS ADC能够将数字滤波器(未示出)应用于DS调制器(即，量化器104)的输出以形成更高分辨率的数字输出。具有一个或多个积分器的环路滤波器102可被包含以提供对DS ADC的误差反馈以及帮助将来自量化器104的基带外的噪声整形成更高的频率。通常通过考虑原始模拟输入信号u与利用反馈DAC 106生成的原始模拟输入信号的重构版本之间的差别而产生误差(其中数字化信号v转回模拟信号)。DS ADC的一个关键特性是其将量化噪声q(来自量化器104)推到更高频率(也称为噪声整形)的能力。噪声整形的量取决于环路滤波器102的阶。结果，DS ADC通常能够实现高分辨率模数转换。由于其普遍性，已经提出了DS ADC和采用DS ADC的结构的许多变型例。

反馈DAC 106典型地为具有模数转换器(ADC)的反馈构造。也即，ADC的数字输出“v”被馈送到反馈DAC 106的输入，并且反馈DAC的输出被反馈给ADC的输入路径。一般而言，反馈DAC 106是利用由反馈DAC的输入位控制的多个单位元件实现的多位DAC。每一个单位元件，例如，电流导引单元，由馈给反馈DAC 106的输入数字代码v生成反馈DAC的模拟输出信号的部分。在一些情况下，这些单位元件被称为构成反馈DAC 106的DAC元件。DAC元件在一些情况下称为单位元件，因为理想地向电流导引电路导引了与到输出的相同量的电流(即，DAC元件被相同加权或者具有相同的权重)。

已经对DS ADC提出了不同的变型来实现各种适合于各种系统的优点。在一些应用中，DS ADC已经适于满足功率担忧，而一些其它DS ADC已经适于降低复杂度。在一些情况下，DS ADC已经适于通过提供对误差和/或噪声的增强的控制来满足精度担忧。例如，对于着重于噪声整形的应用，可以使用更高阶的DS调制器，即在环路滤波器使用更多的积分器和反馈路径，用于将甚至更多的量化噪声整形到高频。德尔塔-西格玛ADC(例如，图1)使用与过采样结合的量化噪声的整形来权衡分辨率与信号带宽。更高阶噪声整形和多位实现方式允许更进取的权衡，但是风险是导致ADC不稳定。

已经引入了具有多个DS ADC的多级噪声整形(MASH)ADC。一般而言，MASH ADC具有多级，例如，多个DS ADC。在一个实施例中，MASH ADC可以具有两级，例如，前端和后端。每级接受相应的模拟输入且输出相应的数字输出。在一些情况下，各级接受相同的模拟输出。在一些情况下，各级接受不同的模拟输入。例如，一些MASH ADC具有前端和后端，其中每个调制器的输入都不同。一些MASH ADC具有其中级的实现方式不同的各级。MASH ADC通过依赖于单独稳定的德尔塔-西格玛调制器的级联来解决不稳定的问题。然而，MASH ADC依赖于量化噪声的抵消，这要求模拟传递函数与数字传递函数之间的精确匹配。

一般而言，MASH ADC可以包括多级(级联的德尔塔-西格玛调制器)，用于将系统的信号和误差数字化从而满足与带宽、分辨率和信噪比有关的设计要求。MASH ADC的一个优点在于，设计在实现(可能不稳定的)更高阶环路的良好性能的同时级联了稳定的低阶环路。在一个实施例中，第一级利用第一ADC由模拟输入信号生成数字输出信号。第一级中的量化器的输入(或者等价地，来自第一环路滤波器/积分器的输出)可从第一DAC模拟输出中减去以产生第一级量化噪声。第一级量化噪声由第二级数字化。结果是，第一级生成表示其量化噪声的模拟信号，并且第二级利用第二ADC来量化第一级的量化噪声。多级方法允许量化噪声减小并且因此允许MASH ADC实现更高的性能。如果使用多级，则第二级中的量化器的输入(或者等价地，来自第二环路滤波器或积分器的输出)可从第二DAC模拟输出中减去以产生第二级量化噪声，该第二级量化噪声进而可由第三级量化。量化器的输入或者来自环路滤波器/积分器的输出可以在相减之前被延时元件来延时。延时元件可设置以匹配用于由延时元件输入处的模拟信号生成DAC模拟输出的信号路径的可能的跨导和群延时。为了生成MASH ADC的最后输出，组合各个输出。有效地，结果是，第一级的量化噪声受第二级抑制，第二级的量化噪声受第三级抑制(当使用三个级联一阶环路时，产生了与单个三阶环路相同的噪声抑制)。

在一些情况下，反馈数模转换器(例如，图1的DAC 106)不是理想的。虽然DS ADC尤其是环路滤波器能够将来自量化器104的噪声整形，但是DS ADC既不对来自反馈DAC 106的误差e进行校正也不对其整形。结果，来自DAC 106的误差e出现在数字输出v处。换言之，不对DS ADC进一步修正，DS ADC会要求反馈DAC如整个DS ADC一样好。MASHADC，甚至是流水线调制器，都存在该相同的问题。例如，MASH ADC有时在任意级充分校正来自DS ADC中的反馈DAC的误差方面具有挑战性。

在连续时间MASH ADC(利用连续时间电路实现的MASH ADC)中，模拟输入被转换成窄带中紧密接近输入的谱的数字代码序列，而量化误差被整形而除去。为实现更佳的信号量化噪声比(SQNR)，由于多位连续时间德尔塔西格玛调制器的较小的量化步长和更高带外增益的可行性而使用多位连续时间德尔塔西格玛调制器。不幸的是，多位量化器的使用也在反馈路径中需要多位DAC。反馈DAC非线性，即由图1见到的误差e所表示，直接加到输入信号且未进行噪声整形。因此，反馈DAC非线性需要如调制器本身的分辨率一样好。由于该原因，多位德尔塔-西格玛ADC的设计的关键目标之一是减少主反馈DAC中的有限的线性度对总的ADC性能的影响(即，校正或缓解由于主反馈DAC引入的误差所导致的问题)。换言之，需要对反馈DAC中的误差进行测量和校正以确保MASH ADC的充分的线性度和性能。

图2是根据本公开的一些实施方案的1-2连续时间多级德尔塔西格玛模数转换器(CT MASH ADC)的示例性的系统示意图。在该实施例中，CT MASH ADC具有两级：作为第一级(或前端)的一阶德尔塔西格玛调制器，以及作为第二级(或后端)的二阶德尔塔西格玛调制器。第一级(或前端)生成第一数字输出V1。第二级(或后端)生成第二数字输出V2。德尔塔西格玛调制器的阶是通过级中的积分器的数量(反馈环路的数量)来确定的。第一级(前端)仅具有一个积分器(例如，具有生成输出信号X1的运算放大器AMP1 202的积分器)，因此其是一阶调制器。第二级(后端)具有两个积分器(例如，具有生成输出X2的放大器运算放大器AMP2204的积分器，以及具有生成输出X3的运算放大器AMP3 206的积分器)，因此其是二阶调制器。虽然该实施例是1-2CT MASH ADC，但是本公开能应用于各种具有反馈DAC的转换器，包括其它CT MASH ADC体系结构、离散时间(DT)MASH ADC体系结构、混合CT-DT MASH ADC体系结构，以及CT、DT、或混合CT-DT流水线调制器、逐次逼近寄存器(SAR)ADC体系结构以及具有其误差影响转换器的总体性能的反馈DAC的其它ADC体系结构。

返回图2，通过一阶前端内的闪速量化器(“FLASH1”208)所提供的粗量化的残差被馈送给二阶后端且通过二阶后端数字化。一阶前端中的积分器的输出(或者闪速量化器FLASH 1 208的输入)X1通过FLASH 1 208数字化以生成数字输出V1。数字输出V1被作为输入提供给DAC“DAC2A”210以生成模拟输出信号。X1(或延时块212的输出处X1的延时版本)与DAC2A 210模拟输出之间的差产生了粗量化的残差。延时元件212可被提供以匹配用于生成DAC2A 210模拟输出的信号路径(即，通过FLASH 1 208和DAC2A 210的路径)的可能的跨导和群延时。前端的数字输出V1和后端的数字输出V2在数字域内正确地组合作为1-2CT MASH ADC的最后数字字。反馈DAC的非线性，即静态失配、时序失配误差(有时称为时序误差)和开关失配误差(有时称为占空比误差)，将谐波失真引入调制器中。特别地，第一级(前端)内的图2的反馈DAC“DAC1”214的性能对于整个MASH ADC的性能至关重要。认真且仔细的模拟电路设计和规划能够改善反馈DAC1的性能，但是实际上，反馈DAC1 214仍将具有一定误差。

理解反馈DAC的开关失配误差

开关失配误差是由于当DAC元件开关时DAC元件之间的上升/下降沿差而导致的。图3A示出了根据本公开的一些实施方案的两个DAC元件的电流输出，即i₀和i₁，示出了开关沿差和所输送的误差电荷e(t)。DAC元件之间的开关沿差主要由时钟路径失配和不对称以及开关核金属氧化物半导体场效应晶体管(MOSFET)的阈值电压失配引起。注意，所输送的误差电荷e(t)对于每个“1”→“0”开关发生是相同的。然而，误差电荷是代码相关的。图3B示出了根据本公开的一些实施方案的由于开关失配误差而输送的误差电荷e(t)。“1100”和“1010”代码理想地应当输送相同的电荷，但是由于开关失配误差，“1100”和“1010”代码输送了不同量的电话。例如，“1100”输送了由面积302所表示的误差电荷，“1010”输送了由面积304和306所表示的误差电荷。由于开关误差电荷的信号相关性，所以调制器的信噪失真比(SNDR)和无杂散动态范围(SFDR)性能大幅劣化。例如，对于高速高带宽连续时间德尔塔西格玛调制器，元件之间的开关失配变得更明显，因为当信号变快时存在更多的开关活动。因此，对于高速多位连续时间德尔塔西格玛调制器，DAC元件之间的开关失配误差的校正来实现高线性度是最关键的设计问题之一。

DAC元件开关失配误差测量和校准机制

图4示出了根据本公开的一些实施方案的开关失配误差测量方案的框图。作为实施例，图4示出了遵从图1所示的体系结构的连续时间多位德尔塔西格玛调制器，并且该CT多位DS调制器可以是图2所见的多级ADC中的前端或第一级。调制器具有积分器，该积分器具有在节点S1处对信号积分且生成输出信号X1的运算放大器“AMP1”202。X1提供给闪速量化器“FLASH1”208以便被数字化。该调制器在FLASH1 208的输出处具有数字输出信号V1。连续时间多位德尔塔西格玛调制器在反馈环路中具有多位DAC1(显示为反馈DAC“DAC1”214)。CT多位DS调制器在反馈环路中具有多位DAC1(显示为反馈DAC“DAC1”214)。反馈DAC“DAC1”214的输入接受数字输出V1，并且反馈DAC DAC1214的输出与调制器的模拟输入(节点S1)耦合或馈送回到调制器的模拟输入(节点S1)。多位DS调制器可以是独立的ADC，MASH ADC的部分或多级ADC的部分。该实施例不意在限于CT多位DS调制器，而是意在图示说明如何测量具有反馈环路构造的各种ADC体系结构中的反馈DAC的开关失配误差。提供电容器DAC“CDAC1”以稳定反馈环路，并且与本文所描述的方案无关。

量化器“FLASH1”208输出V1可以经温度表编码，并且反馈DAC“DAC1”214可以是基于单位元件的，其中反馈DAC中的全部的DAC元件(单位元件)具有(理想地)相同的权重。温度表编码的输出V1的“位”或“部分”能够控制反馈DAC“DAC1”214中的各个单位元件。在该实施例中，如图1所看到的，使用16个元件(标记为UE1,UE2,UE3…UE14,UE15和UE16)的17位中平DAC被描绘用于反馈DAC“DAC1”214。本公开设想了存在开关失配误差的其它DAC体系结构。基于数字输入V1中的对应的“位”或“部分”，DAC元件(在该情况下是互补DAC元件)在输出S1处提供了+I_LSB或–I_LSB的反馈电流(以图3A中的DAC元件302和304的方式相似)。此处，DAC元件经过无量纲处理，并且其标定值是+1或-1。在该实施例中，反馈DAC的满标输出范围从-16到+16，具有+2的最低有效位LSB。在具有短路输入的理想调制器中，DAC元件UE1至UE8中的每一个将是-1(这在本文称为“缺省值”，并且+1将是UE1至UE8的互补值)，并且DAC元件UE9至UE16中的每一个将是+1(这在本文称为“缺省值”，-1将是UE9至UE16的互补值)，因此，全部DAC元件之和是0，这等于(短路)输入。通过DAC元件所生成的+1和-1的不同的组合，如数字输出V1所规定的，允许通过DAC生成可变输出，并且所述可变输出被反馈给节点S1。

通过将固定频率f_sw下的方波V_sw应用于特定DAC元件以及测量调制器输出代码V1，在调制器的输入短路的情况下，测量特定DAC元件(测试中的DAC元件)的开关误差。在所示的实施例中，单位元件UE3 506是测试中的DAC元件，其开关失配误差待进行测量。如图4所示，在DAC1的输入处的多路复用器408(显示为“MUX”)能够选择应用于特定DAC元件的方波信号V_SW或对应的闪速输出V1。例如，当校准UE3时，UE3的输入多路复用到V_sw，而其余的15个元件与其相应的闪速输出连接。可以为每个要测量其开关失配误差的DAC元件设置多路复用器。类似于图3A所看到的电流导引DAC元件的单位元件能够生成+1或-1的输出，取决于方波信号的逻辑电平。

通过例如使用控制信号控制开关410以将输入节点U与地耦合(闭合开关“G”以将ADC的输入与地短接)或者执行等价步骤来提供零电压电位信号作为调制器的输入，将输入与地＝0短接(零电位)。测试中的元件输出+1或-1，取决于伪随机信号的逻辑电平。将输入与地短接迫使其余未在测试中的元件对测试中的元件的方波信号切换进行反应，确保全部元件之和为零，因为环路确保量化器的输出V1跟随输入U。从不同角度看，其余未处于测试中的DAC元件(其输入关联以接受量化器的输出V1)正用于测量测试中的DAC元件的开关失配误差。

注意，德尔塔-西格玛调制器本身，即反馈环路，用于测量特定DAC元件的开关失配误差。方波信号能够表示例如1和0的交替逻辑电平的序列。假设是与测试中的元件的任何开关失配误差相关联的信息将出现在节点S1处的反馈DAC的输出处，因为测试中的元件正由方波信号致动。由于反馈环路构造，德尔塔-西格玛调制器能够将反馈DAC 214的输出数字化，这意味着开关失配误差将出现在调制器的数字输出V1处。方波信号和数字输出V1将帮助显现与任何测试中的DAC元件的任何开关失配误差相关联的信息。

如图4所示，诸如多路复用器408(显示为“MUX”)的选择器能够例如响应于“SELECT”信号而选择应用于特定DAC元件的固定频率f_sw下的方波V_sw或闪速输出V1中的对应位。“SELECT”信号能够将反馈DAC，或更具体地测试中的DAC元件，置于校准模式。例如，当校准DAC元件“UE3”406时，UE3 406的输入被多路复用而接受固定频率f_sw下的方波V_sw，而其余的元件(例如，总共16个元件中的15个元件)与在闪速输出V1中的其相应位连接。诸如多路复用器408或其它适合的选择器件的多路复用器可提供给每个要测量其开关失配误差的DAC元件。在一些实施方案中，选择器件可以包括用于将固定频率f_sw下的方波V_sw或ADC的数字输出(例如，V1)的对应的部分或位应用于测试中的元件(例如，UE3 406)的输入的选择电路。

如果一个DAC元件开关偶数次数，则动态开关误差作为静态DC(直流)误差累加到调制器输入，调制器输入进而经调制器本身数字化而生成调制器输出V1。换言之，调制器本身测量开关误差。开关误差可通过观察调制器输出V1来轻易获得。对于开关偶数次数的理想DAC元件，DC输出平均值是0。然而，由于开关误差，例如每个例如“1”到“0”的开关跃迁，有限量的误差电荷添加到调制器环路中。如果同一元件反复开关，则每次注入相同量的电荷(每个“1”到“0”开关跃迁)并且累加为DC误差，通过调制器自身能够测得该DC误差。如果校准方案知道发生了多少开关跃迁(例如，“1”到“0”的开关跃迁数量)，则在每次跃迁期间的误差电荷能够被计算出。

可以包含方波生成器430以生成固定频率方波V_SW。在一个实施例中，在f_sw＝Fs/4的情况下(固定频率)方波V_sw(方波的频率为采样频率除以四)顺序地应用于每个DAC元件。当调制器输入短路时，由于电路噪声和环路非理想性，中间的DAC元件UE7,UE8,UE9和UE10通常在+1与-1之间切换，而DAC元件UE1,UE2,UE3,UE4,UE5和UE6输出固定值-1，DAC元件UE11,UE12,UE13,UE14,UE15和UE16输出固定值+1。因为DAC元件正在切换，所以在测量其开关误差时它们可以是“固定的”。当测量切换中的DAC元件例如UE7,UE8,UE9和UE10的开关误差时，DAC元件UE1,UE2,UE3,UE4可被强制输出其互补值+1(相对于缺省值-1)，因此切换元件从DAC元件UE7,UE8,UE9和UE10移位成DAC元件UE11,UE12,UE13,UE14，并且能够测得先前切换的DAC元件UE7,UE8,UE9和UE10的开关误差。

可以包含测量块402以当固定频率方波V_SW正在驱动测试中的DAC元件时对调制器输出进行测量。进行测量可以包括：在测试中的DAC元件正由固定频率方波驱动的同时，累加调制器输出V1的值(或对其求和)。专用硬件可以实现在测量块402中以执行累加。在一些情况下，可以缓冲器来存储调制器输出V1的值/样本，并且片上处理器能够执行指令以处理缓冲器中的值从而取得调制器的测量。

除法块404可以取固定频率方波V_SW作为输入(或指示固定频率方波V_SW强制测试中的DAC元件所经过的跃迁数量的输入)以及由测量块402所进行的测量以提取在测量中累加的DC值。DC值表示测试中的DAC元件的累加的开关失配误差。具体地，由于测试中的DAC元件所引入的开关失配误差或电荷在固定频率方波强制DAC元件开关(即，跃迁)的多次中累加。因此，除法块404能够取所提取的DC值且将其除以次数/跃迁数量)以确定测试中的DAC元件的开关误差。注意，次数/跃迁数量是固定频率方波应用于测试中的元件的输入的时间段乘上或乘以固定频率方波的频率。

测量并校准DAC元件的开关失配误差的方法

图5是示出了根据本公开的一些实施方案的用于对DAC元件的开关失配误差进行数字估计和校准的方法的流程图。所列的方法是针对特定DAC元件来描述的。本公开设想了，相同的方法可应用于多位反馈DAC中的其它DAC元件以测量其余的DAC元件的开关失配误差。

在502中，将方波信号注入或应用于例如德尔塔-西格玛调制器中的反馈DAC的特定DAC元件(测试中的DAC元件)的输入。反馈DAC具有输出和输入，该输出与具有反馈环路构造的ADC的模拟输入耦合，该输入与ADC的数字输出耦合。多路复用器能够用于选择方波信号(相对于与测试中的DAC元件对应的常规闪速输出)。当应用方波信号时，ADC的输入与地短接。其余未处于测试中的DAC元件可以具有对应的闪速输出作为其输入。换言之，在固定频率方波信号应用于测试中的元件的输入的同时，ADC的数字输出应用于反馈DAC的其它元件。反馈环路构造允许调制器自身测量DAC元件的开关误差。在一些实施方案中，如果测试中的DAC元件是切换的单位元件，则可强制一些其它DAC元件输出其互补值(与缺省值相对)而使得当开关失配误差正在被测量时测试中的DAC元件不再切换或不切换。

在504中，测量调制器输出。例如，当固定频率方波应用于测试中的DAC元件时，调制器输出的值/样本可以在一时间段内累加或求和。求和或累加的样本显现出当由跃迁注入的测试中的DAC元件由固定频率方波触发时所注入的DC误差。

在506中，基于调制器输出的测量(例如，累加值或和值)，例如，基于固定频率方波和ADC的数字输出，来估计开关失配误差。例如，DC误差可以从测量中提取，并且DC误差可除以跃迁数量，使得开关失配误差被注入且累积作为DC误差。例如，开关失配误差的测量包括将ADC的数字输出的样本之和除以跃迁数量。跃迁数量是固定频率方波的频率乘以固定频率方波应用于测试中的元件的输入的时间段。

在506中，能够基于开关失配误差来校准测试中的DAC元件。在一些实施方案中，电容器阵列能够与DAC元件中的开关关联以使得/驱动“1”→“0”和“0”→“1”边沿(如图3B所看到的)相等而使得累加的开关失配误差为零。在一些实施方案中，DAC元件中的开关(晶体管)的阈值电压能够被调谐而将累加的开关失配误差驱动到零。

对于反馈DAC的测试中的其它元件，可以重复在图5中所示的方法中的操作。注意，该方案不要求在反馈DAC中设置附加的DAC元件以进行测量/校准。此外，当转换器不在正常工作中或者在转换期间时，该方案能够在前台运行。

具有用于反馈ADC的模数转换和开关失配误差估计的示范性的装置

在一些实施方案中，该装置包括用于将模拟输入数字化且生成数字输出的量化器，以及接受数字输出作为输入且提供反馈信号给模拟输入的反馈DAC(DAC)。该装置可以是多级德尔塔西格玛模数转换器(例如，见于图2)中的连续时间德尔塔-西格玛调制器，但是该装置可以是其它具有反馈DAC的ADC。开关失配误差估计方案尤其有益于其中来自反馈DAC的误差需要减小(或者误差无法整形而去除)的ADC。

该装置包括在反馈DAC的其余DAC元件接受数字输出的同时将固定频率方波信号应用于反馈DAC的测试中的DAC元件的器件。该器件可以包括本文所描述的选择电路，诸如多路复用器。该装置还包括用于测量数字输出的器件和用于由固定频率方波信号和数字输出确定开关失配误差的器件。

用于确定开关失配误差的器件包括用于确定由于固定频率方波信号的跃迁而导致的数字输出信号中的DC分量的器件。用于确定开关失配的器件可以包括用于根据DC分量和跃迁数量来确定开关失配误差的器件，跃迁数量是固定频率方波的频率乘以固定频率方波应用于测试中的元件的输入的时间段。

在一些情况下，测试中的DAC元件会由于环路非理想性而切换。在这些情况下，反馈DAC可以包括用于强制DAC元件输出互补值(与缺省值相对)而使得当开关误差正在被测量时测试中的元件不切换的器件。

该装置还可以包括用于基于开关失配误差来校准(或校正)反馈DAC的数字和/或模拟器件。

用于执行这些功能的器件的程序是通过图4和随附的说明来图示说明的。

实施例

实施例1是用于测量开关失配误差的方法，包括：将固定频率方波信号应用于反馈数模转换器(DAC)的测试中的元件的输入，其中所述反馈DAC具有输出和输入，所述输出与具有反馈环构造的模数转换器(ADC)的模拟输入耦合，所述输入与所述ADC的数字输出耦合；以及基于所述固定频率方波和所述ADC的数字输出来测量反馈数模转换器的测试中的元件的开关失配误差。

在实施例2中，实施例1可以包括将所述ADC的模拟输入与地短接。

在实施例3中，任一个上述实施例可以包括：所述开关失配误差的测量包括累加所述ADC的数字输出的样本。

在实施例4中，任一个上述实施例可以包括：所述开关失配误差的测量包括将所述ADC的数字输出的样本之和除以跃迁数量；以及所述跃迁数量是所述固定频率方波的频率乘以所述固定频率方波应用于测试中的元件的输入的时间段。

在实施例5中，任一个上述实施例可以包括：在所述固定频率方波信号应用于测试中的元件的输入的同时，所述ADC的数字输出应用于所述反馈DAC的其它元件。

在实施例6中，任一个上述实施例可以包括：强制所述反馈DAC的一个或多个其它元件输出值，其中所述值被选为使得当正在测量所述开关失配误差时测试中的元件不切换。

在实施例A中，任一个上述实施例可以包括：对于反馈DAC的另一测试中的元件重复所述应用和所述测量。

实施例7是用于测量开关失配的电路，包括：测量块，当固定频率方波正在驱动反馈数模转换器(DAC)中的元件的输入时，所述测量块累加具有反馈DAC的模数转换器(ADC)的数字输出的样本；以及除法块，其基于累加的数字输出的样本和通过所述固定频率方波引入测试中的元件的输入的跃迁的数量来确定开关失配误差。

在实施例8中，任一个上述实施例可以包括：所述跃迁数量是所述固定频率方波的频率乘以所述固定频率方波应用于所述测试中的元件的输入的时间段。

在实施例9中，任一个上述实施例可以包括：缓冲器，其用于存储当伪随机抖动信号应用于测试中的元件的输入时所采集的ADC的数字输出的样本(或者是在伪随机抖动信号应用于测试中的元件的输入的同时所采集的样本)。

在实施例10中，任一个上述实施例可以包括：选择电路，其用于将所述固定频率方波信号或所述ADC的数字输出的对应部分应用于测试中的元件的输入。

在实施例11中，任一个上述实施例可以包括：开关，其用于将所述ADC的模拟输入与地短接。

在实施例12中，任一个上述实施例可以包括：方波发生器，其用于生成所述固定频率方波。

在实施例13中，任一个上述实施例可以包括：所述固定频率方波具有所述反馈DAC的采样频率除以四的频率。

在实施例14中，任一个上述实施例可以包括：所述反馈DAC包括强制输出值(例如，互补值)的DAC元件，其中所述值被选为使得当正在测量所述开关误差时测试中的元件不切换。

实施例15是一种装置，包括：量化器，其用于将模拟输入数字化且生成数字输出；反馈数模转换器(DAC)，其接受所述数字输出作为输入且提供反馈信号到所述模拟输入；用于在所述反馈DAC的DAC元件的其余部分接受数字输出的同时将固定频率方波信号应用于所述反馈DAC的测试中的DAC元件的器件；用于测量所述数字输出的器件；以及用于根据所述固定频率方波信号和所述数字输出来确定开关失配误差的器件。

在实施例16中，任一个上述实施例可以包括：所述反馈DAC包括用于强制DAC元件输出值的器件，其中所述值被选为使得当正在测量开关误差时测试中的元件不切换。

在实施例17中，任一个上述实施例可以包括：用于确定开关失配误差的器件包括：当正在应用所述固定频率信号时确定由于所述固定频率方波信号的跃迁引起的数字输出信号中的DC分量的器件。

在实施例18中，任一个上述实施例可以包括：用于确定开关失配误差的器件包括：基于所述DC分量和所述跃迁数量来确定所述开关失配误差的器件，所述跃迁数量是所述固定频率方波乘以所述固定频率方波应用于测试中的元件的输入的时间段。

在实施例19中，任一个上述实施例可以包括：所述装置是流水线模数转换器。

在实施例20中，任一个上述实施例可以包括：所述装置是多级德尔塔西格玛模数转换器中的连续时间德尔塔西格玛调制器。

其它实现注解、变型例和应用

常用于蜂窝远程通信的射频(RF)带的宽度已经从用于2G/3G/4G平台的35-75MHz增长到用于当今的长期演进(LTE)的100-200MHz，并且对于松弛的图像抑制滤波的期望已经将直接中间频率(IF)采样频率推至300+MHz。在一些实施方案中，用于测量和校准开关失配误差的方案可用在连续时间(CT)多级噪声整形(MASH)ADC集成电路中，CD MASH ADC在465MHz信号带宽上实现了69dB的DR，具有来自±1.0V/1.8V电源的组合功耗930mW。ADC集成电路能够实现在28nm CMOS中并且在465MHz的信号带宽内实现了64dB的峰值SNDR，-156dBFS/Hz的小信号噪声谱密度(NSD)和156dB的品质因数(FOM)。利用8GHz的采样率和465MHz的信号带宽，过采样率(OSR)是8.6。可以选择1-2MASH体系结构来在低OSR下实现进取的噪声整形。低阶子环路的使用也贡献于整个ADC的鲁棒性。第一级可以是一阶调制器，其对于低OSR方案下的给定热噪声要求最小化放大器的功率。第一级可以包括有源RC积分器、17电平闪速ADC(FLASH1)、电流导引DAC(IDAC1)和电容DAC(CDAC1)。CDAC1实现快速直接反馈(DFB)环路以补偿与选定的FLASH-IDAC时序相关联的过度环路延时。差分200ΩR1U和625uA IDAC1LSB可以设定2V差分p-p输入满标。抖动块将1位1/2-LSB抖动信号添加到FLASH1的输出。第一级的量化残差经由R21和电流导引DAC(IDAC2A)被注入第二级。R21实现为提供了近似匹配通过FLASH1-IDAC2A路径的延时的精确的跨导和群延时的全通RC格型滤波器。残差电流随后通过二阶第二级数字化。第二级由有源RC谐振器、17电平闪速ADC(FLASH2)、电流导引DAC(IDAC2B和IDAC3)和用于提供DFB环路的电容DAC(CDAC2)构成。第二级使用反馈拓扑来最小化STF峰值，并且第二级的输入满标被缩小以提供级间增益六从而在防止第一级的残差饱和第二级的同时最小化总的量化本底噪声。两个级的数字输出V1和V2馈送给数字后端进一步进一步处理。

为简化，图3A-3B示出了“0”→“1”边沿是理想的，而“1”→“0”显示出非理想边沿(输送由面积302、304和306表示的误差电荷)。本领域技术人员将意识到，在一些情况下，“0”→“1”边沿和“1”→“0”边沿都是非理想的，或者“1”→“0”是理想边沿，而“0”→“1”是非理想边沿。本文所描述的用于开关失配误差测量和校准的各种机制也能应用于那些情况。

虽然本文所描述的实施方案是关于具有反馈DAC的德尔塔西格玛调制器来描述的，但是用于测量DAC元件的开关失配误差的方法还能够应用于其它体系结构，如流水线ADC内的反馈DAC、逐次逼近寄存器ADC内的反馈DAC、连续时间流水线ADC中的反馈DAC。对于德尔塔西格玛调制器，可以利用反馈DAC的其它单位元件来测量反馈DAC中的测试中的单位元件的开关误差，因为其它单位元件在德尔塔西格玛环路中易于可用。对于其它类型的ADC，如流水线ADC，来自给定级的反馈DAC的测试中的单位元件的开关误差可以类似方式利用流水线ADC中的后一级来测量，并且开关误差将出现在流水线ADC的输出中。

本文所描述的实施方案能够应用于校正MASH ADC的任一级中的反馈DAC开关失配误差，包括连续时间MASH ADC(其使用连续时间电路)、离散时间MASH ADC(其使用开关电容器电路)或混合连续时间和离散时间MASH ADC。在一些情况下，DAC元件测量方案的开关失配误差还可应用于独立式高速DAC。结果表明，本文所描述的实施方案对于高速高性能低通以及带通连续时间德尔塔西格玛调制器，尤其是对于具有低过采样率(OSR)的多GHz范围内的高速系统(其中来自反馈DAC的动态误差变得更重要)而言是有吸引力的校准技术。

在一个示例性的实施方案中，图中的任一数量的电路可以实现在相关联的电子设备的板上。该板可以是能够保持电子设备的内部电子系统的各个组件且进一步提供用于其它外围组件的连接器的普通电路板。更具体地，该板能够提供电连接，通过该电连接，系统的其它组件可以电通信。任何适合的处理器(包含数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂态存储器元件等，能够适当地基于特定配置需要、处理需求、计算机设计等而与板耦合。如外部存储、附加传感器、用于音频/视频显示器的控制器和外围设备的其它组件可以作为插入卡附接到板上，经由电缆附接到板上，或者集成到板本身中。在各个实施方案中，本文所描述的功能可以仿真的形式实现为运行在布置于支持这些功能的结构内的一个或多个可配置(例如，可编程)元件内的软件或固件。提供仿真的软件或固件可设在包括允许处理器实施那些功能的指令的非暂态计算机可读存储介质上。

在另一示例性实施方案中，图中的电路可以实现为独立式模块(例如，具有被配置为执行具体的应用或功能的相关联的组件和电路的设备)或者作为插入模块实现到电子设备的专用硬件中。注意，本公开的特定的实施方案可以容易地部分地或者完全地包含在片上系统(SOC)封装件中。SOC代表了将计算机或其它电子系统的组件集成到单个芯片内的IC。其可以包含数字、模拟、混合信号，并且经常包含射频功能：全部可以设置在单芯片基板上。其它实施方案可以包括多芯片模块(MCM)，多个单独的IC位于单个电子封装件内且被配置为彼此通过电子封装件来密切地交互。在各个其它的实施方案中，数字滤波器可实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其它半导体芯片中的一个或多个硅核中。

还需要注意的是，本文所列出的全部的规格、尺寸和关系(例如，处理器的数量、逻辑操作等)仅为了实施例且仅为教导的目的而提供。这些信息可以有相当地改变，而不背离本公开的主旨、或者随附权利要求(如果有)或特征概述的范围。规格仅应用于一个非限制性的实施例，并且相应地，它们应当进行如此解释。在前面的说明中，已经参考特定的处理器和/或组件布置描述了示例性的实施方案。可以对这些实施方案做出各种修改和变化，而不偏离随附权利要求(如果有)或特征概述的范围。说明符和附图因此应视为示例性的而不是限制性的意义。

用于DAC开关失配误差测量和校准的本体系结构尤其适合于使用MASH ADC的高速、连续时间的高精度应用。会极大受益于该体系结构的应包括：仪器测量、测试、谱分析、军师用途、雷达、有线或无线通信、移动电话(尤其是因为对于更高速应用标准持续推出)，以及基站。

注意，利用本文提供的若干实施例，描述了两个、三个、四个或更多个电组件方面的交互。然而，这样做仅为了清晰和示例的目的。应当意识到，系统可以通过任何适合的方式合并。在类似的设计可选方案中，图中全部图示的组件、模块和元件可以在各种可能的构造中组合，所有这些都明确地在本说明书的宽泛的范围内。在一些情况下，可能仅通过参考有限数量的电气元件而更易于描述给定一组流程的功能中的一个或多个。应当意识到，图中的电路及其教导能轻易升级且能够适应大量的组件，以及更复杂/精致的布置和构造。相应地，所提供的实施例不应限制范围或抑制可能应用众多其它体系结构的电路的宽泛教导。

注意，在本说明书中，包含在“一个实施方案”、“示例性的实施方案”、“实施方案”、“另一实施方案”、“一些实施方案”、“各个实施方案”、“其它实施方案”、“可替代实施方案”等所包含的各特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的提及旨在表示，任何这样的结构包含在本公开的一个或多个实施方案中，但是可以或者可以不一定组合在同一实施方案中。

还值得注意的是，诸如图5所示的过程的有关DAC开关失配误差测量和校准的功能仅图示说明了可以由图4所示的系统执行或者在图4所示的系统内执行的可能的功能中的一些功能。这些操作中的一些操作可以恰当地删除或去除，或者这些操作可以进行大幅地修改或改变，而不偏离本公开的范围。另外，这些操作的时序可以大幅地改动。前述操作流已经为了示例和论述的目的而提供。本文所描述的实施方案提供了实质上的灵活性，因为可以提供任何适合的布置、时间顺序、构造和时序机制，而不背离本公开的教导。

本领域技术人员可以确认若干其它的变化、替代、变型例、改动和修改，并且希望本公开涵盖落入随附权利要求的范围内的所有这样的变化、替代、变型例、改动和修改。注意，上文所描述的装置的全部任选的特征也可以相对于本文所述的方法或过程来实现，并且实施例中的细节可用在一个或多个实施方案中的任何地方。