一种用于SAR型ADC的多精度抗辐照逻辑控制装置的制作方法

本发明属于adc逻辑控制技术领域；具体涉及一种用于sar型adc的多精度抗辐照逻辑控制装置。

背景技术：

在过去的几十年中，集成电路以惊人的速度迅猛发展，数字化程度不断加深，对系统中的模数转换技术(adc)要求也越来越高。模数转换器不但要具备较高的采样速率和量化精度，同时随着电源电压的不断降低，芯片面积也越来越小，adc也要具备较高的转换效率和较低的功耗。过去的高速adc设计主要基于流水线结构，而流水线结构面积大、功耗高的缺点越来越无法满足系统要求，逐次逼近(sar)型adc基于较小的功耗和芯片面积、易于集成的优点，在通讯、医疗成像、航空航天等领域得到了越来越广泛的应用。

在sar型adc设计中，其逻辑控制技术是芯片设计的核心之一。逻辑控制技术的功能多样性和稳定性决定了芯片可应用的范围及工作稳定度，对芯片面积、处理速度和精度也具有重要影响。现有的adc逻辑控制技术大多只针对某特定产品，兼容性低，且不具备抗辐照性能，大大限制了adc芯片的应用环境。

技术实现要素：

本发明提供了一种用于sar型adc的多精度抗辐照逻辑控制装置；该装置能够适用于多种应用环境下的adc电路，具有面积小，功耗低，扩展性强的优点。

本发明的技术方案是：一种用于sar型adc的多精度抗辐照逻辑控制装置，包括写入外部配置并生成内部配置的控制信号的输入寄存器；采样计数器生成阶段控制信号和格式控制信号；内部时钟发生器产生在转换阶段有效的内部时钟信号；电容控制开关产生电容阵列的采样/保持控制开关信号；中间结果寄存器用于存储ad转换结果；寄存转换模块并行存储ad转换结果，并完成最终的串行输出；控制逻辑模块用于实现对上述各个部件进行逻辑控制，使采样阶段与内部转换阶段进行分时处理。

更进一步的，本发明的特点还在于：

其中输入寄存器包括顺序连接的第一级输出、第二级输出和第三级输出。

其中输入寄存器的三个阶段输出分别通过开关进行阶段控制。

其中寄存转换模块包括多组级间重复单元和数据输出通路选择单元；级间重复单元完成电容阵列与第一层锁存结构对ad转换结果的同步接收；数据输出通路选择单元随io时钟节拍移位输出ad转换结果。

其中电容控制开关包括多个复用inst结构，inst结构的电容开关输出信号通过后级指针选通前级指针或比较器输出的方式产生。

其中该装置中的寄存器为三模冗余结构。

其中三模冗余结构包括三个delay单元，一个3-2表决器和三个寄存器。

与现有技术相比，本发明的有益效果是：本发明的装置实现adc电路的采样阶段与内部转换阶段的分时处理，减小了采样过程中外部噪声对转换精度的干扰，同时实现了配置数据写入和上一次转换结果读出的同步性，以及内部电容阵列开关信号产生和ad转换结果预存储的同步性；能够解决adc转换器在多模拟通道输入下的时序控制问题，通过进行转换时间配置，使芯片匹配不同的使用环境；具有面积小，功耗低，扩展性强，应用范围广的优点。

更进一步的，输入寄存器可以在通道数与配置模式要求较多时显著降低输入寄存器数目，同时确保输入数据端与配置输出端隔离，避免输入信号扰动对已写入配置的影响，确保数据稳定性。

更进一步的，寄存器的三模冗余设计可增强芯片抗辐照能力，降低单个寄存器在辐照环境下翻转而造成误判的概率。

附图说明

图1为本发明的结构示意图；

图2为本发明中寄存转换模块的结构示意图；

图3为本发明中3-2表决电路的结构示意图；

图4为本发明实施例中输入寄存器的结构示意图；

图5为本发明实施例中电容控制开关的时序图。

图中：1为控制逻辑模块；2为输入寄存器；3为采样计数器；4为内部时钟发生器；5为电容控制开关；6为中间结果寄存器；7为寄存转换模块；8为级间重复单元；9为数据输出通路选择单元；10为3-2表决电路；11为第一级输出；12为第二级输出；13为第三级输出。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案进一步说明。

本发明提供了一种用于sar型adc的多精度抗辐照逻辑控制装置，如图1所示，包括输入寄存电路2、采样计数器3、内部时钟发生器4、电容控制开关5、中间结果寄存器6、寄存转换模块7和控制逻辑模块1。

本发明中的工作原理以及各个部件的工作过程具体为：

输入寄存器2用于分类锁存串行输入的数据，完成外部配置信息的存储以及生成配置控制信号。输入寄存器2为移位寄存结构，寄存器位数由通道数和配置的需求确定，能够根据不同应用环境进行配置。外部配置串行写入内部移位寄存器，由分阶段控制信号按数据到达先后次序完成对输入数据的分类锁存，并同步产生adc内部配置信号。该特征可以在通道数与配置模式要求较多时显著降低输入寄存器数目，同时确保输入数据端与配置输出端隔离，避免输入信号扰动对已写入配置的影响，确保数据稳定性。其中，电路中的分阶段控制信号由采样计数器通过对io时钟周期的计数产生。

电容控制开关5采用n个相同结构的inst单元实现n位精度adc转换。通过复用inst结构可快速完成不同精度的设计要求。内部时钟在采样结束信号降低后产生，至n级电容开关信号全部生成后恒定为高。内部时钟有效阶段，作用于各级inst单元的指针信号由触发信号逐级传递产生，相邻级指针信号相位相差半个内部时钟周期。通过后级指针选通前级指针的方式可以完成电容开关初始时的置高操作，随后选通比较器输出可完成将ad转换结果写入电容阵列的操作。该时序实现了将ad转换结果自高位向低位逐次送入电容阵列控制端的过程，并确保了ad转换结果预存储与电容控制开关生成的同步性。

寄存转换模块7利用三段式开关实现ad转换后结果的稳定传输。第一段开关为电容控制开关电路产生的各级指针信号，可以实现电容阵列与各级第一层锁存结构对ad转换结果的同步接收；第二段开关为转换结束信号，开启时长仅为半个内部时钟周期，可以将各级的第一层锁存结果并行写入第二层，并与比较器输出端隔离，防止比较器输出端信号变化改写当前ad转换结果；第三段开关为采样和转换阶段的标识信号，在转换阶段打开该开关，在采样开始前关闭，以确保采样时最终输出寄存器中的数据与第二层锁存隔离。同时，在完成全部结果位读出后，重新写入第二层锁存结果。进入采样阶段后，已写入ad转换结果的输出寄存器进入串行移位输出状态，在采样计数器结构产生的模式选通信号sw1、sw2和sw3的控制下，通过数据输出通路选择结构，随io时钟节拍移位输出。

本发明逻辑控制装置采用soi工艺及三模冗余设计加固adc内部具有存储特性的结构。三模冗余设计结构由三个delay单元、一个3-2表决器及三个寄存器实现，将单通道数据传递转化为三通道传递，最终经三选二选通输出，以降低单个寄存器在辐照环境下翻转而造成误判的概率。

本发明的具体实施例为：设计能够实现12比特转换精度，支持11个模拟输入通道和3个内建自测试模式，输出格式可配置为msb或lsb、单极或双极模式、8/12/16位数字长，支持关断模式，具备抗辐照特性。

该实施例的电路结构图如图1所示，包含输入寄存电路2、采样计数器3、内部时钟发生器4、电容控制开关5、中间结果寄存器6、寄存转换模块7和控制逻辑模块1。其中，输入寄存电路2完成外部配置信息存储，并生成adc内部配置控制信号；采样计数器3负责计数io时钟周期并生成分阶段控制信号及格式控制信号；内部时钟发生器4负责产生仅在转换阶段有效的内部时钟clk_inner；电容控制开关5负责逐次生成电容阵列的采样/保持控制开关信号；中间结果寄存器6用于存储adc逐次比较后产生的ad转换结果；寄存转换模块7负责并行存储ad转换结果并完成最终的串行输出。

如图2所示，寄存转换模块7包括多个级间重复单元8和数据输出通路选择单元9；级间重复单元8的第一段采用poiner_m11～pointer_m0作为通路开关信号，将比较器输出data_out_com逐级锁存入latch0，实现电容阵列与第一层锁存结构的同步接收；第二段采用switch_result信号作为开关信号，在其高脉冲的阶段将各级latch0的数据并行写入latch1，switch_result降低后，latch1与latch0隔离，防止比较器输出变化影响输出寄存器的值；第三段用sel1和sel2作为通路开关，转换阶段通道打开，在采样开始前关闭。通道打开后，级间重复单元8中latch1数据写入输出寄存器，通道关闭后，输出寄存器阵列与latch1隔离；转换阶段结束后，ad转换结果已完全写入输出寄存器。随io时钟的到来，输出寄存器进入串行移位输出的状态，在格式控制信号sw1、sw2和sw3信号的控制下，通过数据输出通路选择结构，随io时钟节拍移位输出。

电容控制开关5基于12bit转换精度，内部inst个数为12，时序实现方式如图5所示。具体的，该模块共有12个输出cap_m11～cap_m0，为电容阵列中自高位至低位电容的采样/保持控制开关，每个inst结构产生一个开关信号。采样结束信号sample_end下降后，adc进入转换阶段，内部时钟发生器产生内部时钟信号clk_inner。经过7.5个时钟周期，即12级电容开关信号全部生成后，clk_inner变为高电平。在第一个clk_inner周期内，产生trig信号，触发adc内部比较器开始工作，产生ad转换结果data_out_com。随着内部时钟信号，逐级产生以半个clk_inner周期相位差传递的指针信号pointer_m11～pointer_m0，12级inst结构的指针信号均拉高后，生成持续半个clk_inner周期高脉冲的switch_result信号。在inst结构中，电容开关输出通过当前级指针对前一级指针或比较器输出进行二选一的方式产生，例如cap_m10的产生是通过pointer_m10为0时选通pointer_m11，pointer_m10为1时选通data_out_com实现的。

如图3所示，本发明的寄存器三模冗余结构中，将原寄存器输入data同时连入另外两条信号通路，通路1上接入一个dalay单元和一个寄存器，通路2上连接两个delay单元和一个寄存器，将原寄存器输出及两条通路的寄存器输出连入3-2表决器，选取2个或2个以上相同的寄存器输出值作为最终输出data_t，以降低单个寄存器在辐照环境下翻转而造成误判的概率。

如图4所示，输入寄存器2包括第一级输出11、第二级输出12和第三级输出13，三个阶段用于接收随io时钟上升沿串行输入的外部配置信息，数据通路由cs1、cs2和cs3开关分阶段控制。具体的选通11个模拟输入通道和3个内建自测试模式，共计14个模式选择，故配置4位寄存器。前4个io时钟周期结束后，通道配置信息完成写入，同时关断模式判定信号生效，cs1打开，将输入寄存器中的数据传入下级锁存器。cs1在半个io时钟周期后关闭，以确保通道配置信息不再受输入数据干扰。在第6个io时钟结束后，位数配置信息完成写入，cs2同样打开半个io时钟周期，将数据传入下级锁存结构，确保生成的位数控制信号的稳定性。在第8个io时钟结束后，完成输出格式msb或lsb、单极或双极格式的配置写入，cs3打开半个io时钟周期，下级结构锁入写入的数据。