模数转换器的制作方法

本发明涉及电子器件，尤其涉及一种模数转换器(analog-to-digitalconverter，adc)。

背景技术：

在电子领域中，adc是一种将模拟输入转换为数字信号的系统。当今，具有电荷再分配的saradc(successiveapproximationanalog-to-digitalconverter，逐次逼近型模拟至数字转换器)非常普遍。

图1为saradc的示例。在第一操作阶段，输入电压vin被底板采样(bottom-platesampled)到加权电容阵列102上。在该采样阶段之后，将加权电容阵列102中的电容的底板切换至用于逐次逼近方案的共模电压gnd。比较器104测试采样电压(从加权电容阵列102的顶板tp得到)的符号以及自比较器104输出的符号决定被反馈以切换加权电容阵列102中当前msb(mostsignificantbit，最低有效位)电容的底板电压。当需要电压减法(voltagesubtraction)时，当前msb电容的底板切换至更低的参考电压vrefl。当需要电压加法(voltageaddition)时，当前msb电容的底板切换至更高的参考电压vrefh。在逐次逼近方案中，逐个地切换加权电容阵列102中的电容的底板。收集比较器104的输出并转换为输入电压vin的数字表示dout。

但是，采样阶段加上逐次逼近方案限制了adc的速度。

另外，当设计adc时，也需要考虑来自比较器104的量化误差和噪声。

技术实现要素：

有鉴于此，本发明实施例提供了一种模数转换器。

本发明提供了一种模数转换器，包括：第一逐次逼近块以及第二逐次逼近块，用于轮流对输入电压进行采样；噪声整形电路，交替地从该第一逐次逼近块接收第一残余电压以及从该第二逐次逼近块接收第二残余电压，并且输出噪声整形信号以注入该第一逐次逼近块与该第二逐次逼近块中。

其中，进一步包括：多工器，交替地输出来自该第一逐次逼近块的第一数字表示以及来自该第二逐次逼近块的第二数字表示，以形成该输入电压的数字表示。

其中，该第一逐次逼近块及该第二逐次逼近块在各自的输入采样时段内采样该输入电压；该第一逐次逼近块及该第二逐次逼近块在各自的逐次逼近转换时段内执行该输入电压的逐次逼近；该第一逐次逼近块及该第二逐次逼近块在各自的残余采样时段内分别维持该第一残余电压及该第二残余电压以供该噪声整形电路采样。

其中，该第一逐次逼近块的输入采样时段与该第二逐次逼近块的逐次逼近转换时段及/或残余采样时段重叠；该第二逐次逼近块的残余采样时段接着该第二逐次逼近块的逐次逼近转换时段。

其中，该第一逐次逼近块的输入采样时段与该第二逐次逼近块的逐次逼近转换时段同时开始，及/或，该第一逐次逼近块的输入采样时段与该第二逐次逼近块的残余采样时段同时结束。

其中，该第二逐次逼近块的输入采样时段接着该第一逐次逼近块的输入采样时段。

其中，该第一逐次逼近块的输入采样时段持续整个输入采样周期，该第二逐次逼近块的逐次逼近转换时段及残余采样时段均持续半个输入采样周期。

其中，该第一逐次逼近块的逐次逼近转换时段与该第二逐次逼近块的残余采样时段及/或输入采样时段重叠；其中，该第二逐次逼近块的输入采样时段接着该第二逐次逼近块的残余采样时段。

其中，该第一逐次逼近块的逐次逼近转换时段与该第二逐次逼近块的残余采样时段同时开始，及/或，该第一逐次逼近块的逐次逼近转换时段与该第二逐次逼近块的输入采样时段同时结束。

其中，该第一逐次逼近块的逐次逼近转换时段持续整个输入采样周期，该第二逐次逼近块的残余采样时段及输入采样时段均持续半个输入采样周期。

其中，该第二逐次逼近块的残余采样时段接着该第一逐次逼近块的输入采样时段。

本发明实施例的有益效果是：

本发明实施例，采用多个逐次逼近块轮流对输入电压进行取样并且采用噪声整形电路来交替地从多个逐次逼近块接收残余电压，并基于残余电压注入噪声整形信号至该多个逐次逼近块，因此能够在降低噪声的同时提高净采样率。

附图说明

通过阅读接下来的详细描述以及参考附图所做的示例，可以更全面地理解本发明，其中：

图1为saradc的示例；

图2为具有噪声整形(noiseshaping)功能的saradc的示例；

图3为根据本发明实施例的具有噪声整形功能的交织saradc的示例；

图4为根据本发明实施例的时序图，用于操作图3的adc；

图5为根据本发明实施例的时序图，用于操作图3的adc。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。

以下描述示出了实现本发明的典型实施例。该描述仅是出于说明本发明一般原理的目的，并且不意味着限制。本发明的范围可通过参考权利要求书来确定。

本发明涉及adc(模拟至数字转换器)，例如一种交织的具有噪声整形功能的saradc，具体内容详述如下。

参考图1的saradc，加权电容阵列102的顶板tp耦接至比较器104，以用于逐次逼近试验(通过比较器104输出一系列的比较结果来切换加权电容阵列102从而逐次逼近输入电压vin的值)。在本公开中，逐次逼近的残余电压(residuevoltage，以下表示为vres)(例如，从加权电容阵列102的顶板tp取回的电压值)进一步用来发展噪声整形技术。从残余电压vres产生一噪声整形信号(以下表示为sns)并送给比较器104的负输入端(－)，从而对saradc的量化噪声和比较器噪声进行衰减。

图2为具有噪声整形功能的saradc的示例。在图2的上部分中，示出了具有噪声整形功能的saradc的功能表示。除了含有图1所示的加权电容阵列102与比较器104的基本sar结构之外，上部分中进一步示意了一噪声整形电路202，用来将加权电容阵列102输出的残余电压vres转换为噪声整形信号sns，并提供至比较器104的负输入端。对于n位模拟至数字转换，在比较器104作出第n个(nth)决定之后，可以从加权电容阵列102的顶板tp得到残余电压vres。因此，残余电压vres包含噪声信息。在被噪声整形电路202处理之后，残余电压vres被转换为噪声整形信号sns以对随后的模拟至数字转换中的噪声进行整形。在图2的下部分中，示出了一等效信号流程。噪声整形电路202在saradc的z转移函数中引入了一个回路滤波器204。通过噪声整形技术，可以降低量化噪声q甚至比较器噪声(图中未示出)。

噪声整形电路202可以仅包括电池电容，与加权电容阵列102的顶板tp共享电荷(charge-shared)。在一些示例中，噪声整形电路202可以进一步包括：积分器，耦接至该电池电容。在其他示例中，噪声整形电路202可以包括：级联电路，形成fir-iir(finiteimpulseresponse-infiniteimpulseresponse)回路滤波器。任何能够模仿模拟至数字转换器中的噪声的电路均可以作为该噪声整形电路202。

为了得到更高的转换率，在此处引入时间交织(timeinterleaving)的概念。

图3示出了根据本发明实施例的具有噪声整形功能的交织saradc。基于使用噪声整形电路202的基本sar结构(参考回图2)，在图3中，提供了一sar块sar1以及另一sar块sar2，其中sar块sar1和sar2用于轮流对输入电压进行采样，以供输入电压的逐次逼近以及观察输入电压的数字表示。切换sar块sar1和sar块sar2(通过控制信号1和2)从而以交织的方式对输入电压vin进行采样。当sar块sar1和sar2之一对输入电压vin进行采样时，另一个执行逐次逼近甚至残余采样。因此，可以得到更高的净采样率。如所示，sar块sar1和sar2共享噪声整形电路202。来自sar块sar1和sar2的残余电压vres1和vres2被交替地采样至噪声整形电路202中。因此，噪声整形电路202基于该交替的残余电压vres1和vres2而产生包含充分的噪声信息的噪声整形信号sns。噪声整形信号sns耦合至sar块sar1和sar2。因此，可以相当地改善sar块sar1和sar2中执行的逐次逼近。由sar块sar1得到的数字表示dout1以及由sar块sar2得到的数字表示dout2被多工器输出作为dout。变化的输入电压vin可以被转换为数字形式并且由数字表示dout所表示。

图4描绘了根据本发明实施例的用于操作图3的adc的时序图。参考控制信号1和2，sar块sar1和sar2均使用全输入采样周期(1/fs)来对输入电压vin进行采样。因此，adc之前的前端输入缓冲级的频宽要求变得宽松。当sar块sar1采样输入电压vin时，sar块sar2执行逐次逼近以及维持残余电压vres2供噪声整形电路202采样。如所示，半个输入采样周期的sar转换被另一半个输入采样周期的残余采样所跟随。当输入电压vin切换至由sar块sar2采样时，sar块sar1切换为执行逐次逼近以及维持残余电压vres1供噪声整形电路202采样。噪声整形电路202将残余电压vres1/vres2转换为噪声整形信号sns。当执行sar转换402时，根据回路滤波器204所提供的延迟，在更早残余采样中得到的残余电压vres1/vres2(如，在残余采样404中得到的残余电压vres2)可以被考虑。相比于图2的saradc(仅使用单个sar块)，图3的adc(包含多于一个的sar块并且根据图4的时序图来操作)可以得到更高的采样率。

图5描绘了根据本发明实施例的时序图，用于操作图3的adc。参考控制信号1和2，sar块sar1和sar2均使用半个输入采样周期(1/2fs)来对输入电压vin进行采样。当sar块sar2仍然在sar转换处理中时，sar块sar1对输入电压vin采样。当sar块sar1结束输入采样时，sar块sar2也结束sar转换。接着，sar块sar1开始持续整个输入采样周期(1/fs)的sar转换以及噪声整形电路202开始持续半个输入采样周期的残余电压vres2采样。在残余采样之后，sar块sar2执行输入电压vin的下个采样处理，同时sar块sar1持续进行sar转换。sar块sar1的sar转换与sar块sar2的输入采样处理同时结束。接着，噪声整形电路202切换为对残余电压vres1采样以及sar块sar2切换为执行逐次逼近。残余电压vres1/vres2由噪声整形电路202转换为噪声整形信号。当执行sar转换时，根据回路滤波器204提供的延迟，可以考虑在更早残余采样中得到的残余电压vres1/vres2。例如，在残余采样502中得到的残余电压vres2可以在sar转换504的稍后部分中使用。相比于图2的saradc(仅使用单个sar块)，图3的adc(包含多于一个的sar块并且根据图5的时序图来操作)可以取得更高的采样率。

除了图3描述的两路交织结构之外，对于更高阶的交织结构，在本发明的其他实施例中可以使用多于两个的sar块。不同sar块交替地对输入电压vin进行采样以保证更高的采样率。对于每个sar块，在其他的sar块轮流对输入电压vin进行采样时，有充足的时间来执行sar转换和残余采样。

本实施例的saradc的控制可以组织如下。

在一些实施例中，sar块sar1的输入采样时段与sar块sar2的残余采样时段重叠。sar块sar2的残余采样(时段)与sar块sar1的输入采样(时段)可以一并结束。sar块sar1的输入采样(时段)可以持续整个输入采样周期1/fs。sar块sar2的输入采样(时段)在sar块sar2的残余采样(时段)之后重复并且接着的sar块sar1的输入采样(时段)也可以持续整个输入采样周期1/fs。sar块sar1的sar转换可以与sar块sar2的输入采样一起开始。sar块sar1的残余采样时段可以与sar块sar2的输入采样时段重叠。sar块sar1的残余采样时段与sar块sar2的输入采样时段可以一并结束。sar块sar1的sar转换与残余采样均可以持续半个输入采样周期1/2fs。sar块sar1的输入采样时段可以进一步与sar块sar2的sar转换时段重叠。sar块sar2的sar转换与sar块sar1的输入采样可以同时开始。sar块sar2的sar转换与残余采样均可以持续半个输入采样周期1/2fs。图4示出的控制方案仅是众多典型控制方案中的一个示例。

在一些实施例中，sar块sar1的输入采样时段与sar块sar2的sar转换时段重叠。sar块sar1的输入采样时段与sar块sar2的sar转换时段可以一并结束。对于sar块sar2，残余采样时段加上输入采样时段可以等于全输入采样周期1/fs，以及可以分配在sar块sar1的sar转换时段中。sar块sar1的sar转换时段持续整个输入采样周期1/fs。sar块sar1的输入采样时段和残余采样时段均可以持续半个输入采样周期1/2fs。sar块sar2的输入采样时段和残余采样时段均可以持续半个输入采样周期1/2fs。图5的控制方案仅是众多典型控制方案中的一个示例。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。