流水线模数转换器的制造方法
【专利摘要】本发明公开了一种流水线模数转换器，至少包括一个由相邻两个级模块组成的周期单元，周期单元的两级级模块共用一对相同的电容网络一和二，电容网络一和二分别包括两个相同电容、两个开关以及四个端口，通过对时钟信号的控制，能够使电容网络一和二的开关以及端口的连接状态进行切换，使周期单元能够分别处于四种连接关系中，四种连接关系中前一级模块利用一个电容网络和另一电容进行采样时、后一级模块利用另一个电容网络进行余量放大，前一级模块利用一个电容网络进行余量放大时、后一级模块同时利用该电容网络进采样、另一个电容网络闲置。本发明能实现相邻级模块之间的电容共享，减少整体电容尺寸，降低功耗和面积。
【专利说明】流水线模数转换器
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种流水线模数转换器(ADC)。
【背景技术】
[0002] 流水线ADC是一种既能实现高速又能实现相当分辨率的结构，在电子系统中应用 广泛，同时对性能的要求也越来越高。现在的流水线ADC向着高速度、高精度、低功耗、小面 积等方向发展，但是由于其本身结构特点，现有流水线ADC每一级至少需要两个电容，且为 了减小电容失配和KT/C噪声，电容尺寸必须高于一定值，会消耗可观的功耗和面积。
[0003] 如图1所示，是现有流水线ADC的结构图；通过采样保持模块（S/H) 101进行模 拟输入，输入的模拟信号经过多个级模块（stage)如级模块一 1021、级模块il02i、级模块 nl02n以及闪速级模块103等进行模拟数字转换，每一个级模块形成1位或多位数字信号， 如I^bits、Kbits、K nbits、Kn+1bits，转换后得到的数字信号输入到移位寄存器104中并通 过数字校正电路105后输出，时钟产生电路106用于产生时钟信号从而对级模块的工作模 式进行控制。以一个l〇-bit分辨率，基于1. 5位乘法型模数转换器的流水线ADC为例，各 级级模块电路中，最后一级级模块包括一 2位并行模数转换器，没有冗余位；其它各级级模 块为1. 5位每级（1. 5bit/stage)，包括一 1. 5位乘法型模数转换器，1. 5位乘法型模数转换 器输出2位数据，2位数据的有效值分别为00, 01和10 ;11为冗余码。
[0004] 如图2所示，是图1中的级模块的结构图；级模块102i包括子ADCil04和余量增 益电路（MDAO105,输入的模拟信号V in经过子ADCil04转换为数字信号& bits ;余量增益 电路105包括采样保持模块106,子数模转换器（DAC) i 107和运算放大器108,子DACi 107 将数字信号I bits转化为模拟量，采样保持模块106对输入的模拟信号Vin进行采样，模 拟信号Vin和子DACi 107输出的模拟量通过减法模块相减后产生一余量，该余量通过运算 放大器108进行放大后输出模拟信号Vwt。，模拟信号V wt作为下一级的级模块的输入模拟 信号。
[0005] 为了分析方便，以每级1. 5位的MDAC单元为例。如图3A所示，是图2中的MDAC 为1. 5位时级模块的采样模式电路图；级模块包括电容Cf和Cs，子DAC107a和运算放大器 108a。子DAC107a通过三个开关选择电压V Mf、〇和-VMf实现，并输出电压信号Vda。。开关 109和110由第一时钟信号控制，开关111由第二时钟信号Φ 2控制。在米样模式时开 关109和110接通，输入信号Vi被采样到电容Cf和Cs ;开关111断开，此时运算放大器108a 闲置。此时运放输入端的电荷为：
[0006] Qi =-(Cs+Cf)Vi (1)
[0007] 如图3B所示，是图2中的MDAC为1. 5位时级模块的保持模式电路图，保持模式也 为放大周期模式，此时级模块会输出余量放大的模拟信号；在保持模式时开关109和110断 开，开关111接通，电容器Cf上极板通过开关111接到运算放大器108a的输出端，运放处 于工作状态。Cs上极板会接到子DAC107a的输出即电压信号V da。。此时运放输入端的电荷 为：
[0008]
【权利要求】
1. 一种流水线模数转换器，其特征在于，流水线模数转换器包括由多个级模块组成的 流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟 信号输出端； 第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级 模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端； 各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器 将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换 器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余 量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一 运算放大器将该模拟信号余量放大后形成输出模拟信号； 各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级 模块的余量增益电路的工作模式由一对互为反相的第一时钟信号和第二时钟信号控制，各 奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量 增益电路的工作模式都相反； 所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元； 所述周期单元的前一级模块包括：前一级子模数转换器、前一级子数模转换器、电容一 和前一级运算放大器； 所述周期单元的后一级模块包括：后一级子模数转换器、后一级子数模转换器和后一 级运算放大器； 所述周期单元还包括前一级模块和后一级模块共用的电容网络一和电容网络二； 所述电容网络一包括电容二和电容三，所述电容二和电容三的电容值相等且为所述电 容一的电容值的一半；所述电容二和所述电容三的第一端连接在一起，所述电容二的第二 端和开关一的第一端相连，所述电容三的第二端和开关二的第一端相连，所述开关一和所 述开关二的第二端连接在一起，令所述电容二的第一端为T端，所述电容二的第二端为FB 端，所述电容三的第二端为DAC端，所述开关一的第二端为B端； 所述电容网络二具有和所述电容网络一的相同结构，所述电容网络一的所述开关一和 所述开关二连接第三时钟信号、并在所述第三时钟信号的控制下进行开关，所述电容网络 二的所述开关一和所述开关二连接第四时钟信号、并在所述第四时钟信号的控制下进行开 关；所述第三时钟信号和所述第四时钟信号互为反相，且所述第三时钟信号和所述第四时 钟信号的时钟周期为所述第一时钟信号和所述第二时钟信号的时钟周期的两倍； 在所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的 控制下实现所述周期单元的所述电容网络一和所述电容网络二在前一级模块和后一级模 块之间共用，共包括如下连接关系： 第一种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三 时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于采样 模式，所述周期单元的前一级模块的输入模拟信号连接到所述电容网络一的B端和所述电 容一的第一端，所述电容网络一的所述开关一和所述开关二闭合，所述电容网络一的T端 和所述电容一的第二端相连并接地，所述前一级子模数转换器的输入端连接所述周期单元 的前一级模块的输入模拟信号、所述前一级子模数转换器的输出端连接所述前一级子数模 转换器的输入端，所述前一级子数模转换器的输出端和所述电容一的第二端之间断开连 接，所述电容网络一的FB端和DAC端都悬空；所述周期单元的后一级模块工作于保持模式， 所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大 器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开 从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述 电容网络二的DAC端和所述后一级子数模转换器的输出端相连，所述电容网络二的FB端和 所述后一级运算放大器的输出端相连，所述后一级运算放大器的输出端的输出余量放大后 的输出模拟信号并作为所述周期单元的后一级模块的下一级模块的输入模拟信号； 第二种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三 时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于保持 模式，所述前一级子数模转换器的输出端和所述电容一的第二端相连接，所述电容网络一 的T端和所述电容一的第二端相连并连接所述前一级运算放大器的反相输入端，所述电容 网络一的FB端和DAC端都悬空，所述电容网络一的B端和所述前一级运算放大器的输出端 连接，所述前一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期 单元的后一级模块的输入模拟信号；所述周期单元的后一级模块工作于采样模式，所述电 容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输 出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使 所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网 络二的DAC端和FB端都悬空，所述周期单元的后一级模块的输入模拟信号输入到所述后一 级子模数转换器的输入端、所述后一级子模数转换器的输出端连接所述后一级子数模转换 器的输入端； 第三种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三 时钟信号为低电平和所述第四时钟信号为高电平，将所述第一种连接关系的所述电容网络 一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第三种连 接关系； 第四种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三 时钟信号为低电平和所述第四时钟信号为高电平，将所述第二种连接关系的所述电容网络 一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第四种连 接关系。
2. 如权利要求1所述的流水线模数转换器，其特征在于：所述第一种连接关系和所述 第三种连接关系之间以及所述第二种连接关系和所述第四种连接关系之间的所述电容网 络一和所述电容网络二的连接关系的替换通过由所述第三时钟信号和所述第四时钟信号 控制的开关的切换实现。
3. 如权利要求1所述的流水线模数转换器，其特征在于：从所述流水线模数转换器的 第一级级模块开始，所有的奇数级级模块分别和对应该奇数级级模块相邻且为后一级的偶 数级级模块组成所述周期单元。
4. 如权利要求3所述的流水线模数转换器，其特征在于：所述流水线模数转换器共用 九级所述级模块，其中前八级所述级模块共连接成四个所述周期单元。
【文档编号】H03M1/12GK104124969SQ201310150365
【公开日】2014年10月29日 申请日期:2013年4月26日 优先权日:2013年4月26日
【发明者】朱红卫, 赵郁炜 申请人:上海华虹宏力半导体制造有限公司