一种12位中等速率逐次逼近型模数转换器的制造方法
【专利摘要】本发明提供一种12位中等速率逐次逼近型模数转换器，涉及模数转换器领域。该模数转换器包括：采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器电路；其中所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述比较器电路反相输入端第二电容阵列；其中所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所述第二电容阵列的冗余电容的下极板恒接一共模电压VCM。本发明的方案，解决了使用传统二进制电容式结构总的电容面积太大，而且功耗也很大的问题。
【专利说明】一种12位中等速率逐次逼近型模数转换器
【技术领域】
[0001] 本发明涉及模数转换器领域，特别涉及一种12位中等速率逐次逼近型模数转换 器。
【背景技术】
[0002] 逐次逼近型模数转换器（SAR ADC)是一种应用于中等精度中等采样速率的类型， 因其结构简单、面积小、功耗利用率高而广泛应用于各种医疗、便携和通信系统中。由于逐 次逼近模数转换器不需要诸如运算放大器等线性增益模块，使得SAR ADC能够较好地适应 特征尺寸的减小和电源电压降低的工艺演化趋势。随着工艺的进步，SAR ADC所能达到的 转换速率也增加到数百兆，从而可以和流水线型模数转换器媲美，并且有着更高的功耗利 用率。
[0003] 逐次逼近型模数转换器主要由数模（D/A)转换器、比较器和逐次逼近寄存器组 成，其中D/A转换器一般为二进制电容式结构。电荷重分配型D/A转换器由于其开关控制 的简易性和高效性得到了广泛应用。
[0004] 对于12位中等速率结构的同步逐次逼近型模数转换器，工业应用最为广泛。但 是，由于模数转换器的精度达到12位，使用传统二进制电容式结构总的电容面积太大，而 且功耗也很大。
【发明内容】
[0005] 本发明的目的是提供一种12位中等速率逐次逼近型模数转换器，将模数转换器 的总电容减半，提高其转换速率和能耗利用率，同时减小系统设计复杂度、设计周期和成 本。
[0006] 为达到上述目的，本发明的实施例提供一种12位中等速率逐次逼近型模数转换 器，包括：
[0007] 采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比 较器电路；其中
[0008] 所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接 所述比较器电路反相输入端第二电容阵列；其中
[0009] 所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所 述第二电容阵列的冗余电容的下极板恒接一共模电压Ιμ。
[0010] 其中，上述转换器还包括：与所述比较器电路连接的逐次逼近控制逻辑电路，其中
[0011] 所述逐次逼近控制逻辑电路的子单元包括第十五M0S管Μ15、第十六M0S管Μ 16、第 十七M0S管Μ17、第十八M0S管Μ18、第十九M0S管Μ 19、第二十M0S管M2Q和触发器；
[0012] 所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入 端接第二时钟信号Clki，所述触发器的第三输入端接采样信号Sample的反相采样信号 Sample-b ;
[0013] 所述第十五M0S管M15的栅极接所述第二时钟信号Clki的反相时钟信号Clki_b， 所述第十五M0S管M 15的源极接基准电压VKEF，所述第十五M0S管M15的漏极接所述第十六 M0S管M16的源极；
[0014] 所述第十六M0S管M16的栅极接所述触发器的输出端，所述第十六M0S管M 16的漏 极接所述第十七M0S管M17的漏极和所述第十九M0S管M19的源极；
[0015] 所述第十七M0S管M17的栅极接所述触发器的输出端，所述第十七M0S管M 17的源 极接所述第十八M0S管M18的漏极；
[0016] 所述第十八M0S管M18的栅极接所述第二时钟信号Clki，所述第十八M0S管M 18的 源极接地Gnd ;
[0017] 所述第十九M0S管M19的栅极接所述第二时钟信号Clki的反相时钟信号Clki_b， 所述第十九M0S管M 19的源极接所述第二十M0S管M2(l的漏极，所述第十九M0S管M19的漏极 接共模电压V eM;
[0018] 所述第二十M0S管M2(l的源极接共模电压να，所述第二十M0S管M 2(l的栅极接所述 第二时钟信号Clki，所述第二十M0S管M2(l的漏极接所述差分电容阵列的电容的下极板。
[0019] 其中，所述第一电容阵列的电容上极板耦合在一起连接到所述比较器电路的正相 输入端，并通过所述采样网络的第一自举开关Ki连接正相差分模拟输入信号V IP ;所述第一 电容阵列的电容下极板分别通过开关选择连接共模电压Km、基准电压VKEF、地Gnd ;
[0020] 所述第二电容阵列的电容上极板耦合在一起连接到所述比较器电路的反相输入 端，并通过所述采样网络的第二自举开关κ 2连接反相差分模拟输入信号VIN ;
[0021] 所述第二电容阵列的冗余电容〇/的下极板恒接共模电压να，其他电容下极板分 别通过开关选择连接共模电压V CM、基准电压VKEF、地Gnd。
[0022] 其中，所述第一电容阵列的第一电容Q的电容值为C，第二电容的电容值等于第 一电容Q的电容值C，第三电容至第i^一电容的电容值为C i+1 = 2Q，其中，i为1彡i彡9 的自然数；
[0023] 所述第二电容阵列的第一电容〇/的电容值为C，第二电容C/的电容值等于第一 电容〇/的电容值C，第三电容至第i^一电容的电容值为C i+1' = 2C/，其中，i为1彡i彡9 的自然数。
[0024] 其中，所述比较器电路包括一预放大器、一比较器和一 SR锁存器；其中
[0025] 所述预放大器包括第一 M0S管札、第二M0S管M2、第三M0S管M3、第四M0S管M4、第 五M0S管M 5和第六M0S管M6，其中，
[0026] 所述第三M0S管M3的源极和第四M0S管M4的源极接电源电压V DD ;
[0027] 所述第一 M0S管札的栅极接所述第一电容阵列的电容上极板，所述第一 M0S管札 的漏极接所述第二M0S管M2的漏极和所述第五M0S管M5的漏极，所述第一 M0S管A的源 极接所述第四M0S管M4的漏极；
[0028] 所述第二M0S管M2的源极接所述第三M0S管M3的漏极，所述第二M0S管M 2的栅 极接所述第二电容阵列的电容上极板；
[0029] 所述第三M0S管M3的栅极与所述第三M0S管M3的漏极短接；
[0030] 所述第四M0S管M4的栅极与所述第四M0S管M4的漏极短接；
[0031] 所述第五M0S管仏的栅极接一第一时钟信号Clk。，所述第五M0S管仏的源极接所 述第六MOS管M6的漏极；
[0032] 所述第六M0S管凡的栅极接一尾电流源偏置电压％，所述第六M0S管M6的源极接 地 Gnd ;
[0033] 所述比较器包括第七M0S管M7、第八M0S管M8、第九M0S管M 9、第十M0S管M1Q、第 i^一 M0S管Mn、第十二M0S管M12、第十三M0S管M13、第十四M0S管M 14、第一反相器INV1和 第二反相器INV2,其中，
[0034] 所述第八M0S管M8的源极和所述第九M0S管M9的源极接电源电压V DD ;
[0035] 所述第七M0S管M7的栅极接所述第三M0S管M3的栅极，所述第七M0S管M 7的漏 极接所述第九M0S管M9的栅极，所述第七M0S管M7的源极接所述第八M0S管M 8的漏极；
[0036] 所述第八M0S管M8的栅极接所述第十M0S管M1(l的漏极；
[0037] 所述第九M0S管M9的栅极接所述第十一 M0S管Mn的栅极，所述第九M0S管M9的 漏极接所述第十M0S管M1Q的源极；
[0038] 所述第十M0S管M1(l的漏极接所述第^^一 M0S管Mn的漏极，所述第十M0S管M1(l的 栅极接所述第四M0S管M 4的栅极；
[0039] 所述第^ M0S管Mn的栅极接所述第十二M0S管M12的漏极，所述第^ M0S管 Mn的漏极接所述第十二M0S管M12的栅极，所述第i^一 M0S管Mn的源极接地Gnd ;
[0040] 所述第十二M0S管M12的栅极接所述第十四M0S管M14的漏极，所述第十二M0S管 M12的漏极接所述第十三M0S管M13的漏极，所述第十二M0S管M12的源极接地Gnd ;
[0041] 所述第十三M0S管M13的栅极接所述第一时钟信号Clk。的反相时钟信号Clk e_b，所 述第十三M0S管M13的源极接地Gnd，所述第十三M0S管M13的漏极接所述第一反相器INV1 的输入端；
[0042] 所述第十四M0S管M14的栅极接所述第一时钟信号Clk。的反相时钟信号Clk^b，所 述第十四M0S管M 14的源极接地Gnd，所述第十四M0S管M14的漏极接所述第二反相器INV2 的输入端；
[0043] 所述第一反相器INV1的输出端接所述SR锁存器的第一输入端，所述第二反相器 INV2的输出端接所述SR锁存器的第二输入端。
[0044] 其中，上述转换器还包括：与所述逐次逼近控制逻辑电路连接的输出锁存器，其中
[0045] 所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每 一次转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。
[0046] 其中，上述转换器还包括：同步控制逻辑电路，其中
[0047] 所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电 路的第一时钟信号Clk。。
[0048] 本发明的上述技术方案的有益效果如下：
[0049] 本发明实施例的12位中等速率逐次逼近型模数转换器，由于第二电容阵列的冗 余dumm y电容〇/恒接一共模电压VeM，使得原来需要最高位电容由21(1〇/降低为2 9〇/，从而 使得整个DAC的电容由212〇/减至2η〇/，又整个芯片电容占据了绝大部分的面积，所以电 容减半使得整个DAC芯片的面积几乎减半。整个DAC仅有很小的静态功耗，动态功耗几乎 全部消耗在电容阵列的充放电过程，因为电容减半，驱动电容充放电过程中消耗的能量也 几乎跟着减半，从而实现了减少能量消耗的目的。
[0050] 本发明实施例的12位中等速率逐次逼近型模数转换器，在将传统的逐次逼近SAR 逻辑和电平转换level shift电路合在一起，并行处理，从而加快电路的建立速度，由于不 存在单纯的数字逻辑，同时可以降低逻辑的竞争与冒险。
【专利附图】
【附图说明】
[0051] 图1表示本发明的12位逐次逼近型模数转换器结构框图；
[0052] 图2表示本发明实施例中差分电容阵列的电路图；
[0053] 图3表示本发明实施例中比较器电路的预放大器的电路图；
[0054] 图4表示本发明实施例中比较器电路的放大器的电路图；
[0055] 图5表示本发明实施例中比较器电路的SR锁存器示意图；
[0056] 图6表示本发明实施例中逐次逼近逻辑子单元的电路图；
[0057] 图7表示本发明实施例中逐次逼近逻辑子单元的时序图。
【具体实施方式】
[0058] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0059] 本发明针对现有的12位逐次逼近型模数转换器使用传统二进制电容式结构总的 电容面积太大，而且功耗也很大的问题，提供一种12位中等速率逐次逼近型模数转换器， 利用冗余电容将模数转换器的总电容减半，实现减少能量消耗的目的。
[0060] 如图1所示，本发明实施例的一种12位中等速率逐次逼近型模数转换器，包括：
[0061] 采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比 较器电路；其中所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列 DACP和连接所述比较器电路反相输入端第二电容阵列DACN ;其中所述第一电容阵列DACP和 所述第二电容阵列DACN均由11组二进制结构的位电容组成，所述第二电容阵列DAC N的冗 余电容的下极板恒接一共模电压VeM。
[0062] 由于第二电容阵列DACN的冗余du_y电容〇/恒接一共模电压V。!!，使得原来需要 最高位电容由2 1(1〇/降低为29〇/，从而使得整个DAC的电容由212〇/减至2η(ν，又整个芯 片电容占据了绝大部分的面积，所以电容减半使得整个DAC芯片的面积几乎减半。整个DAC 仅有很小的静态功耗，动态功耗几乎全部消耗在电容阵列的充放电过程，因为电容减半，驱 动电容充放电过程中消耗的能量也几乎跟着减半，从而实现了减少能量消耗的目的。
[0063] 在本发明的实施例中，如图2所示，所述第一电容阵列DACP的电容上极板耦合在 一起连接到所述比较器电路的正相输入端，并通过所述采样网络的第一自举开关I连接正 相差分模拟输入信号V IP ;所述第一电容阵列DACp的电容下极板分别通过开关选择连接共 模电压Km、基准电压VKEF、地Gnd ;所述第二电容阵列DACN的电容上极板耦合在一起连接到 所述比较器电路的反相输入端，并通过所述采样网络的第二自举开关K 2连接反相差分模拟 输入信号VIN ;所述第二电容阵列DACN的冗余电容〇/的下极板恒接共模电压VeM，其他电容 下极板分别通过开关选择连接共模电压V CM、基准电压VKEF、地Gnd。
[0064] 第一电容阵列DACP的电容从最低位到最高位依次为第一电容Q、第二电容Q、第 三电容C 2、第四电容C3、第五电容C4、第六电容C5、第七电容C 6、第八电容C7、第九电容C8、第 十电容c9和第^ 电容c1(l的上极板稱合在一起和第一自举开关&的输出端连接输入到比 较器电路的正相输入端；第二电容阵列dacn的电容从最低位到最高位依次为第一电容〇/、 第二电容C/、第三电容c2'、第四电容c3'、第五电容c4'、第六电容c 5'、第七电容c6'、第八电 容C/、第九电容c8'、第十电容c 9'和第^ 电容c1(l'的上极板稱合在一起和第二自举开关 κ2的输出端连接输入到比较器电路的反相输入端。第一电容阵列DACp的电容下极板分别通 过开关选择连接共模电压V。!!、基准电压VKEF、地Gnd,而第二电容阵列DACN除了 du_y电容 的下极板恒接共模电压^"外，其他电容的下极板也是分别通过开关选择连接共模电压VeM、 基准电压V KEF、地Gnd的。
[0065] 其中，所述第一电容阵列DACP的第一电容Q的电容值为C，第二电容(^的电容 值等于第一电容Q的电容值C，第三电容至第i^一电容的电容值为Ci+1 = 2Q，其中，i为 1彡i彡9的自然数；所述第二电容阵列DACN的第一电容〇/的电容值为C，第二电容C/ 的电容值等于第一电容〇/的电容值C，第三电容至第i^一电容的电容值为C i+1' = 2C/，其 中，i为1彡i彡9的自然数。
[0066] 众所周知，比较器电路在逐次逼近型模数转换器中起着重要的作用，在本发明实 施例中，如图3至5所示，比较器电路通过比较第一电容阵列上极板输出的正相差分模拟输 入信号VIP经第一自举开关1^采样后得到的电压VP和第二电容阵列上极板输出的反相差分 模拟输入信号V IN经第二自举开关K2采样后得到的电压VN，得到比较结果并经过SR锁存器 使得比较结果在整个周期内保存，所述比较器电路包括一预放大器、一比较器和一 SR锁存 器；其中所述预放大器包括第一 M0S管％、第二M0S管Μ2、第三M0S管Μ3、第四M0S管Μ4、第 五M0S管Μ 5和第六M0S管Μ6，其中，所述第三M0S管Μ3的源极和第四M0S管Μ 4的源极接电 源电压VDD ;所述第一 M0S管札的栅极接所述第一电容阵列的电容上极板，所述第一 M0S管 Mi的漏极接所述第二M0S管M2的漏极和所述第五M0S管M5的漏极，所述第一 M0S管札的 源极接所述第四M0S管M4的漏极；所述第二M0S管M2的源极接所述第三M0S管M 3的漏极， 所述第二M0S管M2的栅极接所述第二电容阵列的电容上极板；所述第三M0S管M 3的栅极与 所述第三M0S管M3的漏极短接；所述第四M0S管M4的栅极与所述第四M0S管M 4的漏极短 接；所述第五M0S管M5的栅极接一第一时钟信号Clk。，所述第五M0S管M 5的源极接所述第 六M0S管M6的漏极；所述第六M0S管M6的栅极接一尾电流源偏置电压V B，所述第六M0S管 M6的源极接地Gnd ;所述比较器包括第七M0S管M7、第八M0S管M8、第九M0S管M9、第十M0S 管M1Q、第i^一 M0S管Mn、第十二M0S管M12、第十三M0S管M13、第十四M0S管M 14、第一反相器 INV1和第二反相器INV2,其中，所述第八M0S管M8的源极和所述第九M0S管M9的源极接电 源电压V DD ;所述第七M0S管M7的栅极接所述第三M0S管M3的栅极，所述第七M0S管M7的 漏极接所述第九M0S管M 9的栅极，所述第七M0S管M7的源极接所述第八M0S管M8的漏极； 所述第八M0S管M 8的栅极接所述第十M0S管M1(l的漏极；所述第九M0S管M9的栅极接所述 第十一 M0S管Mn的栅极，所述第九M0S管M9的漏极接所述第十M0S管M1Q的源极；所述第 十M0S管M 1(l的漏极接所述第十一 M0S管Mn的漏极，所述第十M0S管M1(l的栅极接所述第四 M0S管M4的栅极；所述第十一 M0S管Mn的栅极接所述第十二M0S管M12的漏极，所述第十一 M0S管Mn的漏极接所述第十二M0S管M12的栅极，所述第i^一 M0S管Mn的源极接地Gnd ; 所述第十二M0S管M12的栅极接所述第十四M0S管M14的漏极，所述第十二M0S管M 12的漏极 接所述第十三M0S管M13的漏极，所述第十二M0S管M12的源极接地Gnd ;所述第十三M0S管 M13的栅极接所述第一时钟信号Clk。的反相时钟信号Clke_b，所述第十三MOS管M 13的源极 接地Gnd，所述第十三M0S管M13的漏极接所述第一反相器INV1的输入端；所述第十四M0S 管M14的栅极接所述第一时钟信号Clk。的反相时钟信号Clk^b，所述第十四M0S管M14的源 极接地Gnd，所述第十四M0S管M 14的漏极接所述第二反相器INV2的输入端；所述第一反相 器INV1的输出端接所述SR锁存器的第一输入端，所述第二反相器INV2的输出端接所述SR 锁存器的第二输入端。
[0067] 二级管连接的M0S管做负载的预放大器，将正相差分模拟输入信号VIP经第一自举 开关Ki采样后得到的电压VP和反相差分模拟输入信号VIN经第二自举开关κ2采样后得到 的电压VN的差值做进一步放大，得到预放大器对差分输入信号放大后的正相输出ΑΡ和反 相输出AN ;预放大器的正相输出ΑΡ和反相输出AN作为比较器的输入信号进行比较，输出 比较器的正相输出AV和反相输出Vw ;比较器的正相输出V#和反相输出又会作为SR锁 存器的输入信号，经SR锁存器输出锁存后的信号Latch_P (Latch_N)。
[0068] 同时，为了提高线性度，预放大器中第六M0S管M6的栅极接一尾电流源偏置电压 VB，采用恒流尾电流源偏置，而且第五M0S管M5的栅极接第一时钟信号Clk。作为一钟控管， 在比较器不工作时断开电源到地的通路，减小静态功耗。
[0069] 应该了解到的是，如图6所示，在本发明实施例中，还包括：与所述比较器电路连 接的逐次逼近控制逻辑电路，其中
[0070] 所述逐次逼近控制逻辑电路的子单元包括第十五M0S管M15、第十六M0S管M 16、第 十七M0S管M17、第十八M0S管M18、第十九M0S管M 19、第二十M0S管M2Q和触发器；
[0071] 所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入 端接第二时钟信号Clki，所述触发器的第三输入端接采样信号Sample的反相采样信号 Sample-b ;
[0072] 所述第十五M0S管M15的栅极接所述第二时钟信号Clki的反相时钟信号Clki_b， 所述第十五M0S管M 15的源极接基准电压VKEF，所述第十五M0S管M15的漏极接所述第十六 M0S管M16的源极；
[0073] 所述第十六M0S管M16的栅极接所述触发器的输出端，所述第十六M0S管M 16的漏 极接所述第十七M0S管M17的漏极和所述第十九M0S管M19的源极；
[0074] 所述第十七M0S管M17的栅极接所述触发器的输出端，所述第十七M0S管M 17的源 极接所述第十八M0S管M18的漏极；
[0075] 所述第十八M0S管M18的栅极接所述第二时钟信号Clkp所述第十八M0S管M 18的 源极接地Gnd ;
[0076] 所述第十九M0S管M19的栅极接所述第二时钟信号Clki的反相时钟信号Clki_b， 所述第十九M0S管M 19的源极接所述第二十M0S管M2(l的漏极，所述第十九M0S管M19的漏极 接共模电压V eM;
[0077] 所述第二十M0S管M2(l的源极接共模电压να，所述第二十M0S管M 2(l的栅极接所述 第二时钟信号Clki，所述第二十M0S管M2(l的漏极接所述差分电容阵列的电容的下极板。
[0078] 其中，图中Vpi是第一电容阵列的电容下极板电压，Vni是第二电容阵列的电容下极 板电压。
[0079] 在传统结构中是通过逐次逼近SAR数字逻辑电路产生控制信号输到电平转换 level shift电路里边，信号是串行经过SAR逻辑和level shift电路的，本发明实施例中， 逐次逼近控制逻辑电路将传统的SAR逻辑和level shift电路合在一起，并行处理，从而加 快电路的建立速度，由于不存在单纯的数字逻辑，同时可以降低逻辑的竞争与冒险。
[0080] 在逐次逼近控制逻辑电路中包括多个上述的子单元，使得逐次逼近控制逻辑电路 接收比较器的比较结果以及比较完成信号，分别相应地依次切换第一电容阵列和第二电容 阵列的每组位电容直至完成逐次逼近过程，同时锁存并输出每次比较结果，并且在下一次 采样时把所有电容的下极板复位到初始值。
[0081] 在图7中，给出了逐次逼近控制逻辑子单元的时序图，采样阶段，采样信号Sample 的反相信号Sample_b为0,触发器复位，输出数字码仏?Bn全为0。转换阶段，一开始第 二时钟信号Clki为低时，触发器关断，相应的电容Q的下级板到基准电压V KEF和地Gnd的 通路被断开，通过一个传输门接到共模电压Km。当第二时钟信号Clh高电平到来时，触发 器工作，将比较器输出经锁存器锁存的值采入，得到该位的输出&值。如果&值为1，则相 应的电容(；的下级板由共模电压换为地Gnd ;如果&值为0,则相应的电容Q的下级 板由共模电压VCM切换为基准电压VKEF。第二电容阵列的逐次逼近逻辑子单元电路与第一电 容阵列的逐次逼近逻辑子单元电路完全一样，只是触发器的输入不同。他们分别是比较器 负端和正端输出锁存的结果，所以两者电容下级板的切换方式正好相反。
[0082] 其中，如图1所示，12位中等速率逐次逼近型模数转换器还包括：与所述逐次逼近 控制逻辑电路连接的输出锁存器，其中
[0083] 所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每 一次转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。
[0084] 其中，如图1所示，12位中等速率逐次逼近型模数转换器还包括：同步控制逻辑电 路，其中
[0085] 所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电 路的第一时钟信号Clk。。
[0086] 下面结合图2和图6说明转换过程：
[0087] 采样阶段，第一电容阵列DACP、第二电容阵列DACN的所有位电容的下极板均接共 模电压KM。第一电容阵列DAC P的上极板通过第一自举开关&对正相差分模拟输入信号进 行采样，第二电容阵列DACN的上极板通过第二自举开关K 2对反相差分模拟输入信号进行采 样；
[0088] 初次比较阶段中：电容的上极板断开与正相、反相差分模拟输入信号的连接，当正 向输入信号小于反向输入信号时，第一电容阵列的最大一组位电容c1(l下极板由接共模电 压VeM切换为接基准电压VKEF，第二电容阵列的最大一组位电容C1(l'下极板由共模电压Vc*切 换为接地Gnd ;当正向输入信号大于反向输入信号时，第二电容阵列的最大一组位电容C1(l' 下极板由接共模电压V eM切换为接基准电压VKEF，第一电容阵列的最大一组位电容C1(l下极 板由共模电压V eM切换为接地；
[0089] 后续比较过程中：如果正向输入信号大于反向输入信号，则第一电容阵列对应的 位电容下极板由共模电压Vc*切换为接地，第二电容阵列对应的位电容由共模电压VeM切换 为接基准电压vKEF ;如果正向输入信号小于反向输入信号，贝U第一电容阵列对应的位电容由 共模电压I切换为接基准电压VKEF，第二电容阵列对应的位电容下极板由共模电压V eM换为 接地Gnd ;在后续比较过程中，以此类推，直至切换到最小的一组位电容。此时，如果正向输 入信号大于反向输入信号，贝1J第一电容阵列的du_y电容Q下极板由共模电压V。!!切换为 接地，第二电容阵列的du_y电容〇/仍然接共模电压ν α。然后输出比较得到的二进制码 和转换完成信号，等待下一次转换。转换完成后转换完成信号会拉低比较器时钟控制信号， 从而关断比较器以减小其静态功耗。
[0090] 以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
【权利要求】
1. 一种12位中等速率逐次逼近型模数转换器，其特征在于，包括： 采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器 电路；其中 所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述 比较器电路反相输入端第二电容阵列；其中 所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所述第 二电容阵列的冗余电容的下极板恒接一共模电压（Vc；M)。
2. 根据权利要求1所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括： 与所述比较器电路连接的逐次逼近控制逻辑电路，其中 所述逐次逼近控制逻辑电路的子单元包括第十五MOS管（M15)、第十六MOS管（M16)、第 十七MOS管（M17)、第十八MOS管（M18)、第十九MOS管（M19)、第二十MOS管（MJ和触发器； 所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入端接 第二时钟信号（C110,所述触发器的第三输入端接采样信号（Sample)的反相采样信号 (Sample_b); 所述第十五MOS管（M15)的栅极接所述第二时钟信号（Clh)的反相时钟信号（Clki_b)， 所述第十五MOS管（M15)的源极接基准电压（VKEF)，所述第十五MOS管（M15)的漏极接所述 第十六M0S管（M 16)的源极； 所述第十六M0S管（M16)的栅极接所述触发器的输出端，所述第十六M0S管（M16)的漏 极接所述第十七M0S管（M17)的漏极和所述第十九M0S管（M19)的源极； 所述第十七M0S管（M17)的栅极接所述触发器的输出端，所述第十七M0S管（M17)的源 极接所述第十八M0S管（M18)的漏极； 所述第十八M0S管（M18)的栅极接所述第二时钟信号（C110,所述第十八M0S管（M18) 的源极接地（Gnd); 所述第十九MOS管（M19)的栅极接所述第二时钟信号（Clh)的反相时钟信号（Clki_b)， 所述第十九MOS管（M19)的源极接所述第二十MOS管（MJ的漏极，所述第十九MOS管（M19) 的漏极接共模电压（V ; 所述第二十M0S管（MJ的源极接共模电压（νεΜ)，所述第二十M0S管（MJ的栅极接所 述第二时钟信号（Clh)，所述第二十M0S管（M2CI)的漏极接所述差分电容阵列的电容的下极 板。
3. 根据权利要求1所述的12位中等速率逐次逼近型模数转换器，其特征在于，所述第 一电容阵列的电容上极板耦合在一起连接到所述比较器电路的正相输入端，并通过所述采 样网络的第一自举开关〇g连接正相差分模拟输入信号（V IP);所述第一电容阵列的电容 下极板分别通过开关选择连接共模电压（VCM)、基准电压（V KEF)、地（Gnd); 所述第二电容阵列的电容上极板耦合在一起连接到所述比较器电路的反相输入端，并 通过所述采样网络的第二自举开关（K2)连接反相差分模拟输入信号（VIN); 所述第二电容阵列的冗余电容（〇/)的下极板恒接共模电压（VeM)，其他电容下极板分 别通过开关选择连接共模电压（VJ、基准电压（〇、地（Gnd)。
4. 根据权利要求3所述的12位中等速率逐次逼近型模数转换器，其特征在于，所述第 一电容阵列的第一电容（Q)的电容值为C，第二电容（CJ的电容值等于第一电容（Q)的电 容值C，第三电容至第i^一电容的电容值为Ci+1 = 2Ci，其中，i为1 < i < 9的自然数； 所述第二电容阵列的第一电容（〇/)的电容值为C，第二电容（C/)的电容值等于第一 电容（〇/)的电容值C，第三电容至第i^一电容的电容值为Ci+1 ' = 2Q'，其中，i为1彡i彡9 的自然数。
5.根据权利要求2所述的12位中等速率逐次逼近型模数转换器，其特征在于，所述比 较器电路包括一预放大器、一比较器和一 SR锁存器；其中 所述预放大器包括第一 M0S管％)、第二M0S管（M2)、第三M0S管（M3)、第四M0S管 (M4)、第五M0S管（M5)和第六M0S管（M6)，其中， 所述第三M0S管（M3)的源极和第四M0S管（M4)的源极接电源电压（VDD); 所述第一 M0S管（MJ的栅极接所述第一电容阵列的电容上极板，所述第一 M0S管（MJ 的漏极接所述第二M0S管（M2)的漏极和所述第五M0S管（M5)的漏极，所述第一 M0S管（MJ 的源极接所述第四M0S管（M4)的漏极； 所述第二M0S管（M2)的源极接所述第三M0S管（M3)的漏极，所述第二M0S管（M 2)的 栅极接所述第二电容阵列的电容上极板； 所述第三M0S管（M3)的栅极与所述第三M0S管（M3)的漏极短接； 所述第四M0S管（M4)的栅极与所述第四M0S管（M4)的漏极短接； 所述第五M0S管（M5)的栅极接一第一时钟信号（Clk。)，所述第五M0S管（M5)的源极接 所述第六M0S管（M6)的漏极； 所述第六M0S管（M6)的栅极接一尾电流源偏置电压（VB)，所述第六M0S管（M6)的源极 接地（Gnd); 所述比较器包括第七M0S管（M7)、第八M0S管（M8)、第九M0S管（M9)、第十M0S管（M 1Q)、 第i^一 M0S管（Mn)、第十二M0S管（M12)、第十三M0S管（M13)、第十四M0S管（M 14)、第一反 相器（INV1)和第二反相器（INV2)，其中， 所述第八M0S管（M8)的源极和所述第九M0S管（M9)的源极接电源电压（VDD); 所述第七M0S管（M7)的栅极接所述第三M0S管（M3)的栅极，所述第七M0S管（M 7)的 漏极接所述第九M0S管（M9)的栅极，所述第七M0S管（M7)的源极接所述第八M0S管（M 8)的 漏极； 所述第八M0S管（M8)的栅极接所述第十M0S管（M1CI)的漏极； 所述第九M0S管（M9)的栅极接所述第十一 M0S管（Mn)的栅极，所述第九M0S管（M9) 的漏极接所述第十M0S管（M1CI)的源极； 所述第十M0S管（M1CI)的漏极接所述第十一 M0S管（Mn)的漏极，所述第十M0S管（M1Q) 的栅极接所述第四M0S管（M4)的栅极； 所述第十一 M0S管（Mn)的栅极接所述第十二M0S管（M12)的漏极，所述第十一 M0S管 (Mn)的漏极接所述第十二M0S管（M12)的栅极，所述第十一 M0S管（Mn)的源极接地（Gnd); 所述第十二M0S管（M12)的栅极接所述第十四M0S管（M14)的漏极，所述第十二M0S管 (M12)的漏极接所述第十三M0S管（M13)的漏极，所述第十二M0S管（M12)的源极接地（Gnd); 所述第十三M0S管（M13)的栅极接所述第一时钟信号（Clk。）的反相时钟信号（Clke_b)， 所述第十三M0S管（M13)的源极接地（Gnd)，所述第十三M0S管（M13)的漏极接所述第一反 相器（INV1)的输入端； 所述第十四MOS管（M14)的栅极接所述第一时钟信号（Clk。）的反相时钟信号（Clk^b)， 所述第十四M0S管（M14)的源极接地（Gnd)，所述第十四M0S管（M14)的漏极接所述第二反 相器（INV2)的输入端； 所述第一反相器（INV1)的输出端接所述SR锁存器的第一输入端，所述第二反相器 (INV2)的输出端接所述SR锁存器的第二输入端。
6. 根据权利要求5所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括： 与所述逐次逼近控制逻辑电路连接的输出锁存器，其中 所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每一次 转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。
7. 根据权利要求6所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括： 同步控制逻辑电路，其中 所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电路的 第一时钟信号（Clk。）。
【文档编号】H03M1/38GK104113341SQ201410337724
【公开日】2014年10月22日 申请日期:2014年7月16日 优先权日:2014年7月16日
【发明者】魏天尧, 朱樟明, 丁瑞雪, 杨银堂 申请人:西安电子科技大学