开关电容减法装置以及具有其的图像传感器的制作方法

本发明涉及图像处理技术领域，特别涉及一种开关电容减法装置和一种具有其的图像传感器。

背景技术：

相关技术中，cmos图像传感器中，模拟信号的开关电容减法器通常采用串行信号的方式进行输入，如图1-2所示，先闭合开关k1，并向in端子提供减数vrst信号，再断开开关k1，并向in端子提供被减数vsig信号，从而根据电荷守恒原理，得到out端子的输出为vout’＝vref’+vsig-vrst。

但是，相关技术存在的问题是，不能处理两个并行信号的减法，而且，减数vrst与被减数vsig的过渡建立过程会保存在减法器的输出结果中，影响读出速度。此外，减法器只对减数vrst进行了采样而未对被减数vsig进行采样，造成vsig信号中的噪声全部出现在减法器的输出端，而且减法器输出端输出的并不都是数据，数据中间嵌插了复位采样的参考电压vref’。

技术实现要素：

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种开关电容减法装置，能够处理并行信号，并抑制甚至消除信号中的噪声。

本发明的另一个目的在于提出一种图像传感器。

为达到上述目的，本发明一方面实施例提出了一种开关电容减法装置，包括：第一接收端子和第二接收端子，所述第一接收端子和第二接收端子分别用于接收第一信号和第二信号；输出端子；减法处理单元，所述减法处理单元包括第一运算放大器、第二运算放大器、第一减法通道，所述第一减法通道分别与第一接收端子、第二接收端子和所述输出端子相连，其中，当所述第一减法通道工作在采样模式时，通过所述第一减法通道、所述第一运算放大器和第二运算放大器对所述第一信号和第二信号同时进行采样；当所述第一减法通道工作在放大模式时，通过所述第一减法通道、所述第一运算放大器和第二运算放大器对采样到的第一信号和第二信号进行减法处理以生成第一结果，并通过所述输出端子输出所述第一结果。

根据本发明实施例提出的开关电容减法装置，通过第一接收端子和第二接收端子分别接收第一信号和第二信号，当第一减法通道工作在采样模式时，通过第一减法通道、第一运算放大器和第二运算放大器对第一信号和第二信号同时进行采样，当第一减法通道工作在放大模式时，通过第一减法通道、第一运算放大器和第二运算放大器对采样到的第一信号和第二进行减法处理以生成第一结果，并通过输出端子输出第一结果，从而，能够处理并行信号的减法，且无需保存输入信号间的过渡时间，提高减法装置的运算精度。此外，通过对第一信号和第二信号同时进行采样，不仅可以避免第一结果中含有第一信号和第二信号的噪声，而且可以消除第一信号和第二信号的共模噪声。

另外，根据本发明上述实施例提出的开关电容减法装置，还可以具有如下附加的技术特征：

根据本发明的一个实施例，第三接收端子和第四接收端子，所述第三接收端子和第四接收端子分别用于接收第三信号和第四信号；所述减法处理单元还包括第二减法通道，所述第二减法通道分别与第三接收端子、第四接收端子和所述输出端子相连，其中，当所述第二减法通道工作在采样模式时，通过所述第二减法通道、所述第一运算放大器和第二运算放大器对所述第三信号和第四信号同时进行采样；当所述第二减法通道工作在放大模式时，通过所述第二减法通道、所述第一运算放大器和第二运算放大器对采样到的第三信号和第四信号进行减法处理以生成第二结果，并通过所述输出端子输出所述第二结果；其中，在所述第一减法通道工作在放大模式时所述第二减法通道工作在采样模式，并在所述第一减法通道工作在采样模式时所述第二减法通道工作在放大模式。

根据本发明的一个实施例，所述第一运算放大器具有第一同相输入端、第一反相输入端和输出端，所述第二运算放大器具有第一同相输入端、第一反相输入端和输出端，所述第一减法通道包括：第一开关，所述第一开关的一端与所述第二接收端子相连；第一电容，所述第一电容的一端与所述第一开关的另一端相连并具有第一节点，所述第一电容的另一端与所述第一运算放大器的第一反相输入端相连，其中，所述第一运算放大器的第一同相输入端与提供参考电压的参考电压提供端相连；第二开关，所述第二开关的一端与所述第一节点相连，所述第二开关的另一端与所述第一运算放大器的输出端相连；第一副开关，所述第一副开关的一端与所述第一电容的另一端相连，所述第一副开关的另一端与所述参考电压提供端相连；第三开关，所述第三开关的一端与所述第一接收端子相连；第四开关，所述第四开关的一端与所述第一运算放大器的输出端相连；第二电容，所述第二电容的一端与所述第三开关的另一端和所述第四开关的另一端均相连，所述第二电容的另一端与所述第二运算放大器的第一反相输入端相连并具有第二节点，其中，所述第二运算放大器的第一同相输入端与所述参考电压提供端相连；第二副开关，所述第二副开关的一端与所述第二电容的另一端相连，所述第二副开关的另一端与所述参考电压提供端相连；第五开关和第六开关；第三电容，所述第三电容的一端与所述第二节点相连，所述第三电容的另一端通过所述第五开关与所述参考电压提供端相连，所述第三电容的另一端还通过所述第六开关与所述第二运算放大器的输出端相连，其中，所述第二运算放大器的输出端还与所述输出端子相连。

根据本发明的一个实施例，当所述第一减法通道工作在采样模式时，控制所述第一开关、所述第三开关和所述第五开关以及所述第一副开关和所述第二副开关闭合，并控制所述第二开关、所述第四开关和所述第六开关关断，以通过所述第一电容对所述第二信号进行采样，并通过所述第二电容和第三电容对所述第一信号进行采样；当所述第一减法通道工作在放大模式时，控制所述第一开关、所述第三开关和所述第五开关以及所述第一副开关和所述第二副开关关断，并控制所述第二开关、所述第四开关和所述第六开关闭合，以通过所述第一电容、所述第二电容和所述第三电容对采样到的第一信号和第二信号进行减法处理以生成所述第一结果。

根据本发明的一个实施例，所述第一结果为采样到的第一信号与采样到的第二信号的差值信号并叠加所述参考电压。根据本发明的一个实施例，所述第一运算放大器还具有第二同相输入端和第二反相输入端，所述第二运算放大器还具有第二同相输入端和第二反相输入端，所述第二减法通道包括：第七开关，所述第七开关的一端与所述第四接收端子相连；第四电容，所述第四电容的一端与所述第七开关的另一端相连并具有第三节点，所述第四电容的另一端与所述第一运算放大器的第二反相输入端相连，其中，所述第一运算放大器的第二同相输入端与提供参考电压的参考电压提供端相连；第八开关，所述第八开关的一端与所述第三节点相连，所述第八开关的另一端与所述第一运算放大器的输出端相连；第三副开关，所述第三副开关的一端与所述第四电容的另一端相连，所述第三副开关的另一端与所述参考电压提供端相连；第九开关，所述第九开关的一端与所述第三接收端子相连；第十开关，所述第十开关的一端与所述第一运算放大器的输出端相连；第五电容，所述第五电容的一端与所述第九开关的另一端和所述第十开关的另一端均相连，所述第五电容的另一端与所述第二运算放大器的第二反相输入端相连并具有第四节点，其中，所述第二运算放大器的第二同相输入端与所述参考电压提供端相连；第四副开关，所述第四副开关的一端与所述第五电容的另一端相连，所述第四副开关的另一端与所述参考电压提供端相连；第十一开关和第十二开关；第六电容，所述第六电容的一端与所述第四节点相连，所述第六电容的另一端通过所述第十一开关与所述参考电压提供端相连，所述第六电容的另一端还通过所述第十二开关与所述第二运算放大器的输出端相连。

根据本发明的一个实施例，当所述第二减法通道工作在采样模式时，控制所述第七开关、所述第九开关和所述第十一开关以及所述第三副开关和所述第四副开关闭合，并控制所述第八开关、所述第十开关和所述第十二开关关断，以通过所述第四电容对所述第四信号进行采样，并通过所述第五电容和第六电容对所述第三信号进行采样；当所述第二减法通道工作在放大模式时，控制所述第七开关、所述第九开关和所述第十一开关以及所述第三副开关和所述第四副开关关断，并控制所述第八开关、所述第十开关和所述第十二开关闭合，以通过所述第四电容、所述第五电容和所述第六电容对采样到的第三信号和第四信号进行减法处理以生成所述第二结果。

根据本发明的一个实施例，所述第二结果为采样到的第三信号与采样到的第四信号的差值信号并叠加所述参考电压。

为达到上述目的，本发明另一方面实施例提出了一种图像传感器，包括：像素阵列；列读出电路；上述开关电容减法装置，用于通过所述列读出电路将所述像素阵列的采样信号读出。

根据本发明实施例提出的图像传感器，根据开关电容减法装置，通过列读出电路将像素阵列的采样信号读出。由此，能够通过开关电容减法装置，提高列读出电路的读取速度，提高图像传感器的图像处理能力。

根据本发明的一个实施例，图像传感器为一维图像传感器。

附图说明

图1为相关技术中采用串行输入方式的开关电容减法器的电路原理图；

图2为图1中开关电容减法器的工作时序图；

图3根据本发明实施例的开关电容减法装置的方框示意图；

图4为根据本发明一个实施例的开关电容减法装置的方框示意图；

图5为根据本发明另一个实施例的开关电容减法装置的方框示意图；

图6为根据本发明一个实施例的开关电容减法装置的电路原理图；

图7为根据本发明一个具体实施例的开关电容减法装置的第一通道采样模式的电路原理图；

图8为根据本发明一个具体实施例的开关电容减法装置的第一通道采样模式的电路简化图；

图9为根据本发明一个具体实施例的开关电容减法装置的第一通道放大模式的电路原理图；

图10为根据本发明一个具体实施例的开关电容减法装置的第一通道放大模式的电路简化图；

图11为根据本发明一个实施例的开关电容减法装置的工作时序图；

图12为根据本发明一个实施例的开关电容减法装置的运算放大器的电路原理图；

图13为根据本发明实施例的图像传感器的方框示意图；以及

图14为根据本发明实施例的图像传感器的电路原理图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面对相关技术中采用串行输入方式实现减法的方案进行简单介绍。

如图1所示，当开关电容减法器工作在采样模式时，开关k1闭合，即时钟信号clk＝1，节点n’存储电荷q1’＝(vref’-vrst)·c1’；当开关电容减法器工作在放大模式时，开关k1关断，即时钟信号clk＝0，节点n’存储电荷q2’＝(vref’-vsig)·c1’+(vref’-vout’)·c2’；可忽略开关k1关断时对节点n’注入的电荷，根据n’点电荷守恒，即q1’＝q2’，若电容容量相同，即c1’＝c2’，则有：vout’＝vref’+vsig-vrst，其中，vout’为计算结果，vref’为参考电压，vrst为减数，vsig为被减数。

但是，如图2所示，输入信号从减数vrst到被减数vsig的建立过程会保存在输出结果vout’中，这个建立过程会严重影响模拟信号处理器asp对列读出电路colbuf的读取速度；并且，开关电容减法器只对减数vrst进行了采样，并未对被减数vsig进行采样，导致被减数vsig中的噪声会全部出现在计算结果vout’中；而且，存在开关电容减法器普遍存在的技术问题，输出结果中嵌插了参考电压vref’。

基于此，本发明实施例提出了一种开关电容减法装置。

下面参考附图描述本发明实施例的开关电容减法装置和图像传感器。

图3为根据本发明实施例的开关电容减法装置的方框示意图。如图3和5所示，本发明实施例的开关电容减法装置包括：第一接收端子inp1、第二接收端子inm1、输出端子out和减法处理单元10。

其中，第一接收端子inp1和第二接收端子inm1分别用于接收第一信号和第二信号；减法处理单元10包括第一运算放大器opa1、第二运算放大器opa2和第一减法通道line1，第一减法通道line1分别与第一接收端子inp1、第二接收端子inm1和输出端子out相连；当第一减法通道line1工作在采样模式时，通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对第一信号和第二信号同时进行采样；当第一减法通道line1工作在放大模式时，通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对采样得到的第一信号和第二信号进行减法处理以生成第一结果，并通过输出端子out输出第一结果。

根据本发明的一个实施例，第一结果可为采样到的第一信号与采样到的第二信号的差值信号并叠加参考电压。

具体而言，当第一减法通道line1工作在采样模式时，通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对第一信号和第二信号同时进行采样；当第一减法通道line1工作在放大模式时，通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对采样得到的第一信号和第二信号进行减法处理以生成第一结果，并通过输出端子out输出第一结果。

由此，本发明实施例的开关电容减法装置能够处理并行信号的减法，且无需保存输入信号间的过渡时间，提高减法装置的运算精度。此外，通过对第一信号和第二信号同时进行采样，不仅可以避免第一结果中含有第一信号和第二信号的噪声，而且可以消除第一信号和第二信号的共模噪声。

根据本发明的一个实施例，如图4-5所示，开关电容减法装置还包括：第三接收端子inp2和第四接收端子inm2。

其中，第三接收端子inp2和第四接收端子inm2分别用于接收第三信号和第四信号；减法处理单元10还包括第二减法通道line2，第二减法通道line2分别与第三接收端子inp2、第四接收端子inm2和输出端子out相连，其中，当第二减法通道line2工作在采样模式时，通过第二减法通道line2、第一运算放大器opa1和第二运算放大器opa2对第三信号和第四信号同时进行采样；当第二减法通道line2工作在放大模式时，通过第二减法通道line2、第一运算放大器opa1和第二运算放大器opa2对采样到的第三信号和第四信号进行减法处理以生成第二结果，并通过输出端子out输出第二结果。

其中，第一减法通道line1工作在放大模式时第二减法通道line2工作在采样模式，并在第一减法通道line1工作在采样模式时第二减法通道line2工作在放大模式。

根据本发明的一个实施例，第二结果为采样到的第三信号与采样到的第四信号的差值信号并叠加参考电压。

需要说明的是，如图5所示，减法处理单元10包括第一减法通道line1、第二减法通道line2、第一运算放大器opa1和第二运算放大器opa2，第一减法通道line1分别与第一运算放大器opa1和第二运算放大器opa2相连，第二减法通道line2分别与第一运算放大器opa1和第二运算放大器opa2相连；第一接收端子inp1和第二接收端子inm1与第一减法通道line1相连，第三接收端子inp2和第四接收端子inm2与第一减法通道line2相连。

也就是说，本发明实施例的开关电容减法装置同时具有第一接收端子inp1、第二接收端子inm1、第三接收端子inp2和第四接收端子inm2，能够接收两组信号；同时，开关电容减法装置具有第一减法通道line1和第二减法通道line2，能够对两组信号进行分别进行减法运算以获得第一结果和第二结果。其中，第一减法通道line1工作在放大模式时第二减法通道line2工作在采样模式，并在第一减法通道line1工作在采样模式时第二减法通道line2工作在放大模式，从而通过双通道交替采样和运算，可使开关电容减法装置能够处理两组并行的信号，交替输出第一结果和第二结果，避免了输出结果中有参考电压的情况。

根据本发明的一个实施例，如图6所示，第一运算放大器opa1具有第一同相输入端opa11+、第一反相输入端opa11-和输出端opa1out，第二运算放大器opa2具有第一同相输入端opa21+、第一反相输入端opa21-和输出端opa2out，第一减法通道line1包括：第一开关cp1、第一电容c1、第二开关cp2、第一副开关ck1、第三开关cp3、第四开关cp4、第二电容c2、第二副开关ck2、第五开关cp5、第六开关cp6和第三电容c3。

其中，第一开关cp1的一端与第二接收端子inm1相连；第一电容c1的一端与第一开关cp1的另一端相连并具有第一节点j1，第一电容c1的另一端与第一运算放大器opa1的第一反相输入端opa11-相连，其中，第一运算放大器opa1的第一同相输入端opa11+与提供参考电压的参考电压提供端vref相连；第二开关cp2的一端与第一节点j1相连，第二开关cp2的另一端与第一运算放大器opa1的输出端opa1out相连；第一副开关ck1的一端与第一电容c1的另一端相连，第一副开关ck1的另一端与参考电压提供端vref相连；第三开关cp3的一端与第一接收端子inp1相连；第四开关cp4的一端与第一运算放大器opa1的输出端opa1out相连；第二电容c2的一端与第三开关cp3的另一端和第四开关cp4的另一端均相连，第二电容c2的另一端与第二运算放大器opa2的第一反相输入端opa21-相连并具有第二节点j2，其中，第二运算放大器的第一同相输入端opa21+与参考电压提供端vref相连；第二副开关ck2的一端与第二电容c2的另一端相连，第二副开关ck2的另一端与参考电压提供端vref相连；第三电容c3的一端与第二节点j2相连，第三电容c3的另一端通过第五开关cp5与参考电压提供端vref相连，第三电容c3的另一端还通过第六开关cp6与第二运算放大器opa2的输出端opa2out相连，其中，第二运算放大器的输出端子opa2out还与输出端子out相连。

需要说明的是，如图11所示，第一开关cp1、第三开关cp3、第五开关cp5由第一时钟信号控制，即言，当第一时钟信号为高电平时，第一开关cp1、第三开关cp3和第五开关cp5闭合，当第一时钟信号为低电平时，第一开关cp1、第三开关cp3和第五开关cp5关断；并且，第二开关cp2、第四开关cp4和第六开关cp6由第二时钟信号控制，即言，当第二时钟信号为高电平时，第二开关cp2、第四开关cp4和第六开关cp6闭合，当第二时钟信号为低电平时，第二开关cp2、第四开关cp4和第六开关cp6关断。第一副开关ck1和第二副开关ck2由第三时钟信号控制，当第三时钟信号为高电平时，第一副开关ck1和第二副开关ck2闭合，当第三时钟信号为低电平时，第一副开关ck1和第二副开关ck2关断。其中，如图11所示，第一时钟信号和第三时钟信号同时为高电平，且当第一时钟信号和第三时钟信号为高电平时，第二时钟信号为低电平。

进一步地，根据本发明的一个实施例，如图7所示，当第一减法通道line1工作在采样模式时，控制第一开关cp1、第三开关cp3和第五开关cp5以及第一副开关ck1和第二副开关ck2闭合，并控制第二开关cp2、第四开关cp4和第六开关cp6关断，以通过第一电容c1对第二信号进行采样，并通过第二电容c2和第三电容c3对第一信号进行采样。

应当理解的是，当第一减法通道line1工作在采样模式时，第一时钟信号和第三时钟信号均为高电平且第二时钟信号为低电平，即控制第一开关cp1、第三开关cp3和第五开关cp5以及第一副开关ck1和第二副开关ck2闭合，并控制第二开关cp2、第四开关cp4和第六开关cp6关断，以通过第一电容c1对第二信号进行采样，并通过第二电容c2和第三电容c3对第一信号进行采样。

反之，如图9所示，当第一减法通道line1工作在放大模式时，控制第一开关cp1、第三开关cp3和第五开关cp5以及第一副开关ck1和第二副开关ck2关断，并控制第二开关cp2、第四开关cp4和第六开关cp6闭合，以通过第一电容c1、第二电容c2和第三电容c3对采样到的第一信号和第二信号进行减法处理以生成第一结果。

也就是说，当第一减法通道line1工作在放大模式时，第一时钟信号和第三时钟信号均为低电平且第二时钟信号为高电平，即控制第一开关cp1、第三开关cp3和第五开关cp5以及第一副开关ck1和第二副开关ck2关断，并控制第二开关cp2、第四开关cp4和第六开关cp6闭合，以通过第一电容c1、第二电容c2和第三电容c3对采样到的第一信号和第二信号进行减法处理以生成第一结果。

具体地，当第一减法通道line1工作在采样模式时，如图8所示，第一减法通道line1的电路可简化为：第一接收端子inp1、第二电容c2、第三电容c3和参考电压提供端vref依次串连，第二电容c2和第三电容c3之间具有第二节点j2，第二节点j2与参考电压提供端vref相连，第二接收端子inm1、第一电容c1和参考电压提供端vref依次串连，此时，第二节点j2处总电荷q1为：q1＝(vref-inp1(t1))·c2+(vref-vref)·c3。其中，inp1(t1)为t1时刻通过第一接收端子inp1采样的第一信号，t1时刻即为第一时钟信号产生下降沿的时刻，也就是退出采样模式的时刻。

当第一减法通道line1工作在放大模式时，如图10所示，第一减法通道line1的电路可简化为：第一电容c1的另一端与第一运算放大器opa1的第一反相输入端opa11-相连，第一电容c1的一端与第一运算放大器opa1的输出端opa1out相连，第二电容c2的一端分别与第一电容c1的一端和第一运算放大器opa1的输出端opa1out相连，第二电容c2的另一端分别与第二运算放大器opa2的第一反相输入端opa21-和第三电容c3的一端相连，第三电容c3的另一端与输出端子out相连，第一运算放大器opa1的第一同相输入端opa11+和第二运算放大器opa2的第一同相输入端opa21+均与参考电压提供端vref相连，此时，根据翻转式采样保持原理，第一运算放大器opa1的输出端opa1out的输出信号为t1时刻通过第二接收端子inm1采样的第二信号inm1(t1)，第二节点j2处总电荷为q2＝(vref-inm1(t1))·c2+(vref-out)·c3，根据节点j2电荷守恒，即q1＝q2，若第二电容c2与第三电容c3容量相等，即c2＝c3，则第一结果out1为：out1＝vref+inp1(t1)-inm1(t1)。

由此，当第一减法通道line1工作在采样模式时，能够通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对第一信号和第二信号同时进行采样，当第一减法通道line1工作在放大模式时，能够通过第一减法通道line1、第一运算放大器opa1和第二运算放大器opa2对第一信号和第二信号进行减法处理以生成第一结果out1，并通过输出端子out输出第一结果out1。同理，根据本发明的一个实施例，如图5所示，第一运算放大器opa1还具有第二同相输入端opa12+和第二反相输入端opa12-，第二运算放大器opa2还具有第二同相输入端opa22+和第二反相输入端opa22-，第二减法通道line2包括：第七开关cp7、第四电容c4、第八开关cp8、第三副开关ck3、第九开关cp9、第十开关cp10、第五电容c5、第四副开关ck4、第十一开关cp11、第十二开关cp12和第六电容c6。

其中，第七开关cp7的一端与第四接收端子inm2相连；第四电容c4的一端与第七开关cp7的另一端相连并具有第三节点j3，第四电容c4的另一端与第一运算放大器opa1的第二反相输入端opa12-相连，其中，第一运算放大器opa1的第二同相输入端opa12+与提供参考电压的参考电压提供端vref相连；第八开关cp8的一端与第三节点j3相连，第八开关cp8的另一端与第一运算放大器opa1的输出端opa1out相连；第三副开关ck3的一端与第四电容c4的另一端相连，第三副开关ck3的另一端与参考电压提供端vref相连；第九开关cp9的一端与第三接收端子inp2相连；第十开关cp10的一端与第一运算放大器opa1的输出端opa1out相连；第五电容c5的一端与第九开关cp9的另一端和第十开关cp10的另一端均相连，第五电容c5的另一端与第二运算放大器opa2的第二反相输入端opa22-相连并具有第四节点j4，其中，第二运算放大器opa2的第二同相输入端opa22+与参考电压提供端vref相连；第四副开关ck4的一端与第五电容c5的另一端相连，第四副开关ck4的另一端与参考电压提供端vref相连；第六电容c6的一端与第四节点j4相连，第六电容c6的另一端通过第十一开关cp11与参考电压提供端vref相连，第六电容c6的另一端还通过第十二开关cp12与第二运算放大器opa2的输出端opa2out相连。

需要说明的是，第七开关cp7、第九开关cp9和第十一开关cp11由第二时钟信号控制，即言，当第二时钟信号为高电平时，第七开关cp7、第九开关cp9和第十一开关cp11闭合，当第二时钟信号为低电平时，第七开关cp7、第九开关cp9和第十一开关cp11关断；并且，第八开关cp8、第十开关cp10和第十二开关cp12由第一时钟信号控制，即言，当第一时钟信号为高电平时，第八开关cp8、第十开关cp10和第十二开关cp12闭合，当第一时钟信号为低电平时，第八开关cp8、第十开关cp10和第十二开关cp12关断。第三副开关ck3和第四副开关ck4由第四时钟信号控制，当第四时钟信号为高电平时，第三副开关ck3和第四副开关ck4闭合，当第四时钟信号为低电平时，第三副开关ck3和第四副开关ck4关断。其中，如图11所示，第二时钟信号和第四时钟信号同时为高电平，且当第二时钟信号和第四时钟信号为高电平时，第一时钟信号为低电平。

进一步地，根据本发明的一个实施例，如图6所示，当第二减法通道line2工作在采样模式时，控制第七开关cp7、第九开关cp9和第十一开关cp11以及第三副开关ck3和第四副开关ck4闭合，并控制第八开关cp8、第十开关cp10和第十二开关cp12关断，以通过第四电容对第四信号进行采样，并通过第五电容c5和第六电容c6对第三信号进行采样。

应当理解的是，当第二减法通道line1工作在采样模式时，第二时钟信号和第四时钟信号均为高电平且第一时钟信号为低电平，即控制第七开关cp7、第九开关cp9和第十一开关cp11以及第三副开关ck3和第四副开关ck4闭合，并控制第八开关cp8、第十开关cp10和第十二开关cp12关断，以通过第四电容c4对第四信号进行采样，并通过第五电容c5和第六电容c6对第三信号进行采样。

反之，当第二减法通道line2工作在放大模式时，控制第七开关cp7、第九开关cp9和第十一开关cp11以及第三副开关ck3和第四副开关ck4关断，并控制第八开关cp8、第十开关cp10和第十二开关cp12闭合，以通过第四电容c4、第五电容c5和第六电容c6对采样到的第三信号和第四信号进行减法处理以生成第二结果。

也就是说，当第二减法通道line2工作在放大模式时，第二时钟信号和第四时钟信号均为低电平且第一时钟信号为高电平，即控制第七开关cp7、第九开关cp9和第十一开关cp11以及第三副开关ck3和第四副开关ck4关断，并控制第八开关cp8、第十开关cp10和第十二开关cp12闭合，以通过第四电容c4、第五电容c5和第六电容c6对采样到的第三信号和第四信号进行减法处理以生成第二结果。

根据本发明的一个具体实施例，如图11所示，以一组信号输入为例，当第一时钟信号和第三时钟信号为高电平且第二时钟信号和第四时钟信号为低电平时，第一接收端inp1和第二接收端inm1接收信号，并在第一时钟信号和第三时钟信号为低电平且第二时钟信号和第四时钟信号为高电平时输出第一结果vref+inp1-inm1；此时，第二接收端子inp1和第三接收端子inm1接收信号，并在下一个第一时钟信号和第三时钟信号为高电平且第二时钟信号和第四时钟信号为低电平时输出第二结果vref+inp2-inm2。其中，第一结果与第二结果之间的建立时间由第一运算放大器opa1和第二运算放大器opa2的速度决定。

由此，第一减法通道line1采样时第二减法通道line2放大，第一减法通道line1放大时第二减法通道line2采样，如此交替进行，可以使得输出端子依次输出第一结果和第二结果，避免了输出存在参考电压的情况。

根据本发明的一个具体实施例，第一运算放大器opa1和第二运算放大器opa2可采用如图12所示电路结构的运算放大器。综上，根据本发明实施例提出的开关电容减法装置，通过第一接收端子和第二接收端子分别接收第一信号和第二信号，减法处理单元包括第一运算放大器、第二运算放大器、第一减法通道；当第一减法通道工作在采样模式时，通过第一减法通道、第一运算放大器和第二运算放大器对第一信号和第二信号同时进行采样；当第一减法通道工作在放大模式时，通过第一减法通道、第一运算放大器和第二运算放大器对采样到的第一信号和第二进行减法处理以生成第一结果，并通过输出端子输出第一结果。由此，能够在采样模式时对第一信号和第二信号同时进行采样，从而消除信号中的噪声，并消除输入信号过渡建立的过程，保障输出中只包含计算结果，提高减法装置的运算精度。

本发明实施例还提出了一种图像传感器。

图13为根据本发明实施例的图像传感器的方框示意图。如图13所示，图像传感器200包括像素阵列20、列读出电路30和开关电容减法装置100。

其中，开关电容减法装置100用于通过列读出电路30将像素阵列20的采样信号读出。

根据本发明的一个具体实施例，如图14所示，像素阵列20中奇列像素21通过列读出电路30进行采样后与第一接收端子inp1和第二接收端子inm1相连，偶列像素22通过列读出电路30进行采样后与第三接收端子inp2和第四接收端子inm2相连。

根据本发明的一个实施例，图像传感器200为一维图像传感器。也就是说，前述实施例开关电容减法装置100可应用于一维图像传感器中，更具体地，可应用于一维图像传感器的条形码扫描芯片的模拟信号处理电路中。

由此，一维图像传感器的通过colbuf列读出电路30将pixelarray像素阵列20的双采样信号读出，进而通过前述实施例开关电容减法装置100完成双采样信号的减法处理。

综上，根据本发明实施例提出的图像传感器，根据开关电容减法装置，通过列读出电路将像素阵列的采样信号读出。由此，能够处理并行信号的减法，且无需保存输入信号间的过渡时间，提高减法装置的运算精度。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。