一种抗闩锁装置和CMOS芯片的制作方法

本发明及计算机技术领域，特别是涉及一种抗闩锁装置和cmos芯片。

背景技术：

cmos(complementarymetal-oxide-semiconductor，互补金属氧化物半导体)是一种广泛使用的集成电路工艺技术，而在航天辐照环境中，集成电路会出现单粒子效应和总剂量效应。其中，单粒子闩锁是一种对cmos芯片电路危害很大的单粒子效应，由单粒子射入诱发可控硅结构的正反馈，可能导致cmos芯片电路烧毁。

抗单粒子闩锁的主要方法包括采用soi(silicon-on-insulator,绝缘衬底上的硅)工艺、对cmos工艺库进行专门加固以及使用外部抗闩锁措施等。当无法通过工艺改善抗单粒子闩锁性能时，则只能依赖于外部抗闩锁措施。

现有的外部抗闩锁措施主要包括电阻限流和检测并切断电源两种。电阻限流方式通过在电源输入端口与受控电路之间的电源通路上简单串入电阻实现，该种方法无法有效解除闩锁并且可能影响受控电路正常工作；检测并切断电源方式，在检测到受控电路发生闩锁时切断电源，该种方式虽然可可解除受控电路的闩锁状态，但切断电源会破坏cmos芯片运行状态。

技术实现要素：

本发明提供了一种抗闩锁装置和cmos芯片，以解决现有的抗闩锁方案中存在的无法在不断电的前提下有效解除受控电路闩锁状态的问题。

为了解决上述问题，本发明公开了一种抗闩锁装置，所述抗闩锁装置串接在受控电路与电源输入端口之间的电源通路中，所述抗闩锁装置包括：带第一开关的第一电阻、带第二开关的第二电阻、比较器以及逻辑控制电路；所述第一电阻与所述第二电阻并联后，串联在所述受控电路与所述电源输入端口之间的电源通路中；其中，所述第一电阻与所述第二电阻并联后存在第一并联节点以及第二并联节点，所述第一并联节点与所述电源输入端口连接，所述第二并联节点与所述受控电路连接；所述比较器的第一输入端连接在所述第二并联节点与所述受控电路之间的电源通路中；所述比较器的第二输入端接参考电压；所述比较器的输出端与所述逻辑控制电路连接；所述逻辑控制电路分别与所述第一开关、所述第二开关连接，控制所述第一开关、第二开关断开或闭合。

为了解决上述问题，本发明公开了一种cmos芯片，所述芯片包含本发明实施例中所述的任意一种抗闩锁装置。

为了解决上述问题，本发明还公开了一种pcb(printedcircuitboard，印制电路板)，pcb包含本发明实施例中所述的任意一种抗闩锁装置。

与现有技术相比，本发明具有以下优点：

本发明提供的抗闩锁装置和cmos芯片，在受控电路与电源输入端口之间的电源通路中串联带第一开关的第一电阻，在第一电阻两端并联带第二开关的第二电阻，在受控电路与第一电阻之间的电源通路中设置比较器，通过比较器比较输入电压与参考电压的大小确定受控电路是否出现闩锁，并将比较结果发送至逻辑控制电路，由逻辑控制电路控制第一开关、第二开关断开或闭合，调节受控电路输入电压，从而在受控电路发生闩锁时解除其闩锁状态。可见，本发明实施例提供的抗闩锁装置无需切断芯片电源即可有效解除闩锁。

附图说明

图1是本发明实施例一的一种抗闩锁装置的结构示意图；

图2是本发明实施例二的逻辑控制电路的示意图；

图3是本发明实施例二的另一种逻辑控制电路的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例一

参照图1，示出了本发明实施例一的一种抗闩锁装置的结构示意图。

如图1所示，本发明实施例的抗闩锁装置101串接在受控电路102与电源输入端口103之间的电源通路中，图1中虚线框圈起的部分为抗闩锁装置。抗闩锁装置101包括：带第一开关sw1的第一电阻r1、带第二开关sw2的第二电阻r2、比较器1011以及逻辑控制电路1012。

第一电阻r1与第二电阻r2并联后，串联在受控电路102与电源输入端口103之间的电源通路中；其中，第二电阻r2与第一电阻r1并联后存在第一并联节点以及第二并联节点，第一并联节点与电源输入端口连接，第二并联节点与受控电路连接。比较器1011的第一输入端连接在第二并联节点与受控电路102之间的电源通路中；比较器1011的第二输入端接参考电压即vref；比较器1011的输出端与逻辑控制电路1012连接；逻辑控制电路1012分别与第一开关、第二开关连接，控制第一开关、第二开关断开或闭合。其中，比较器1011的第一输入端可以为“+”端，第二输入端可以为“-”端。

抗闩锁装置工作原理如下：

正常工作状态下，第一开关、第二开关均处于闭合状态，此时并联的第一电阻、第二电阻分压小，受控电路102的输入电压高，相应地，比较器1011的第一输入端电压大于参考电压，比较器1011输出高电平信号。逻辑控制电路1012控制第一开关、第二开关处于闭合状态。

当受控电路发生闩锁时，受控电路消耗电流保持显著增加趋势，由于电流变大并联的第一电阻、第二电阻分压增大，相应地比较器1011的第一输入端电压减小，减小后的电压小于参考电压时，比较器1011输出低电平信号，逻辑控制电路1012接收到比较器输入的低电平信号时断开第二开关；第二开关断开后，只有第一电阻串接在电源通路中，电源通路的电阻值突然变化，从而解除受控电路的闩锁状态。

第一电阻、第二电阻的阻值，需要依据受控电路的阻值确定。第一电阻与第二电阻并联时的阻值需不影响受控电路正常工作的阻值，即输入电流与第一电阻、第二电阻并联电阻所分电流之差，要等于受控电路的正常工作电流。其中，第一电阻阻值选用较大阻值，第二电阻选用较小阻值；若第一电阻阻值过小、第二电阻值过大，当第二开关断开后受控电路的输入电流增加过大，则会影响受控电路的正常工作。

比较器接入的参考电压需低于芯片所接入的电源电压，高于受控电路正常工作时的瞬时电压。这是由于若参考电压高于电源电压，则在芯片供电后无论受控电路是否发生闩锁，比较器均输出低电平信号，第二开关始终处于断开状态，无法有效解除受控电路的闩锁状态；若参考电压低于受控电路正常工作时的瞬时电压，则在受控电路发生闩锁时当前工作电压高于参考电压时，处理器依然输出高电平信号无法及时有效的检测出受控电路的闩锁状态，进而无法有效解除受控电路的闩锁状态。

优选地，本发明实施提供的抗闩锁装置还包括：电容c0；电容连接在受控电路102与第一电阻r1之间的电源通路中，且电容与受控电路并联，所设置的该电容可以为受控电路提供电流补给。具体地，在受控电路未发生闩锁的状态下，受控电路的工作电流值在预设时间内的增量超出预设值时(受控电路的某些特定功能启动时需要相对大的电流)，电容为受控电路供给电流，避免电路输入接口无法及时进行电流补充时，影响受控电路的正常工作。当受控电路的工作电流减小电源通路中的存在多余电流时，电容储电。

本发明实施例提供的抗闩锁装置，既可以设置在cmos芯片内部也可以设置在cmos芯片外部。

本发明实施例提供的抗闩锁装置，在受控电路与电源输入端口之间的电源通路中串联带第一开关的第一电阻，在第一电阻两端并联带第二开关的第二电阻，在受控电路与第一电阻之间的电源通路中设置比较器，通过比较器比较输入电压与参考电压的大小确定受控电路是否出现闩锁，并将比较结果发送至逻辑控制电路，由逻辑控制电路控制第一开关、第二开关断开或闭合，调节受控电路输入电压，从而在受控电路发生闩锁时解除其闩锁状态。可见，相对于现有技术中通过稳压器等进行限流进而减少闩锁的危害相比，本发明实施例提供的抗闩锁装置可以实现完全解除闩锁，并且无需切断芯片电源即可有效解除闩锁的技术效果。

实施例二

依然参照图1，对本发明实施例的抗闩锁装置进行说明。

如图1所示，本发明实施例的抗闩锁装置101串接在受控电路102与电源输入端口103之间的电源通路中，图1中虚线框圈起的部分为抗闩锁装置。抗闩锁装置101包括：带第一开关sw1的第一电阻r1、带第二开关sw2的第二电阻r2、比较器1011以及逻辑控制电路1012。

第一电阻r1、第二电阻r2并联后，串联在受控电路102与电源输入端口103之间的电源通路中；其中，第一电阻r1与第二电阻r2并联后存在第一并联节点以及第二并联节点，第一并联节点与电源输入端口连接，第二并联节点与受控电路连接。比较器1011的第一输入端连接在第二并联节点与受控电路102之间的电源通路中；比较器1011的第二输入端接参考电压即vref；比较器1011的输出端与逻辑控制电路1012连接；逻辑控制电路1012分别与第一开关、第二开关连接，控制第一开关、第二开关断开或闭合。其中，受控电路正常工作状态下，第一开关、第二开关均闭合。比较器1011的第一输入端可以为“+”端，第二输入端可以为“-”端。比较器接入的参考电压需低于芯片所接入的电源电压，高于受控电路正常工作时的瞬时电压。

具体地，比较器比较第一输入端电压与参考电压的大小，并依据比较结果输出电平信号至逻辑控制电路；逻辑控制电路依据电平信号以及时钟信号，控制第一开关以及第二开关断开或闭合。

其中，受控电路发生闩锁时，比较器的第一输入端电压低于参考电压，比较器输出低电平信号；受控电路正常工作时，比较器的第一输入端电压高于参考电压，比较器输出高电平信号。

本发明实施例的逻辑控制电路1012的具体电路结构如图2所示，下面结合图2对本发明实施例中的抗闩锁装置的工作原理进行说明。

逻辑控制电路1012包括：第一逻辑控制单元10121以及第二逻辑控制单元10122。第一逻辑控制单元10121的两个输入端分别与时钟信号发生器以及比较器的输出端连接；第一逻辑控制单元10121的输出端与第二开关连接；第二逻辑控制单元10122的两个输入端分别与时钟信号发生器以及比较器的输出端连接；第二逻辑控制单元10122的输出端与第一开关连接。

时钟信号发生器按照预设时间间隔交替输出高电平时钟信号以及低电平时钟信号。

具体地，第一逻辑控制单元10121的两个输入端分别用于接收比较器的输出端输出的cmp_0信号，以及时钟信号发生器发送的clock信号。第二逻辑控制单元10122的两个输入端也分别用于接收比较器的输出端输出的cmp_0信号，以及时钟信号发生器发送的clock信号。第一逻辑控制单元10121控制第二开关的断开与闭合，第二逻辑控制单元10122控制第一开关的断开与闭合。第一逻辑控制单元10121、第二逻辑控制单元10122接收到的信号同步，当第一逻辑控制单元10121、第二逻辑控制单元10122接收到的比较器输出的电平信号、以及时钟信号均为低电平时，第一逻辑控制单元10121控制第二开关断开，第二逻辑控制单元10122控制第一开关保持闭合状态。当第一逻辑控制单元10121、第二逻辑控制单元10122接收到的比较器输出的电平信号或时钟信号之一为低电平信号时，第一逻辑控制单元10121控制第二开关保持闭合状态，第二逻辑控制单元10122控制第一开关保持闭合状态。

当受控电路发生闩锁时，比较器输出的电平信号为低电平信号；当受控电路未发生闩锁时，比较器输出的电平信号为高电平信号。下面对本发明实施例中抗闩锁装置解除闩锁的具体过程进行说明：

第一阶段：受控电路上电后正常工作时，抗闩锁装置的第一开关、第二开关均处于闭合状态，此时第一电阻、第二电阻的并联电阻压降小，比较器的第一输入端输入的电压值高于参考电压，比较器输出高电平信号，此时无论时钟信号发生器输出的时钟信号是否为低电平信号，第一开关、第二开关均保持闭合状态。

第二阶段：受控电路发生闩锁时，受控电路消耗电流保持显著增加趋势，由于电流变大并联的第一电阻、第二电阻分压增大，相应地比较器的第一输入端电压减小，减小后的电压小于参考电压时，比较器输出低电平信号至第一逻辑控制单元以及第二逻辑控制单元。此时，若第一逻辑控制单元接收到的时钟信号为低电平信号时断开第二开关；此时，第一逻辑控制单元接收到的时钟信号为高电平信号时不断开第二开关，等待下次接收到时钟信号后断开第二开关。第二开关断开后，只有第一电阻串接在电源通路中，电源通路的电阻值突然变化，从而解除受控电路的闩锁状态。第二开关断开后，当第一逻辑控制单元再次接收到时钟信号后，由于本次接收到的时钟信号为高电平信号，因此重新将第二开关闭合以实现第二开关在受控电路发生闩锁时的短暂断开。

优选地，本发明实施例的逻辑控制电路中还包括：计数器10123；计数器的两个输入端分别与时钟信号发生器以及比较器的输出端连接；计数器10123的输出端与第一开关连接。当计数器接收到，连续预设数量个低电平信号时，计数器输出低电平信号断开第一开关。

该优选地抗闩锁装置能够在短暂断开第二开关后，验证受控电路的闩锁状态是否解除，以及在验证通过断开第二开关后依然无法有效解除闩锁状态后，对受控电路进行断电处理。

具体地，在执行完上述第二阶段后，若受控电路的闩锁状态解除，则比较器输出变化高电平信号；若受控电路的闩锁状态未解除，则在第二开关短暂断开后，比较器输出依然为低电平信号，需再次短暂断开第二开关以试图解除闩锁状态；在多次重复断开第二开关期间闩锁状态依然无法解除，将会出现计数器连续多次接收到比较器输出低电平信号的情况，若连续次数达到预设数量时，计数器输出低电平信号断开第一开关，此时受控电路将被断电。受控电路被断电后，当第二逻辑控制单元接收到高电平的时钟信号时，第一开关恢复闭合状态，此时受控电路的闩锁状态已解除，受控电路即可正常工作。

本发明实施例的逻辑控制电路1012的具体电路结构还可以如图3所示。

如图3所示，逻辑控制电路1012包括：依次级联的第一触发器、第二触发器、第三触发器以及第四触发器，第一非门即not门、第二非门、第一与门即and门、第二与门以及或非门即nor门。

第一触发器、第二触发器、第三触发器以及第四触发器的各第一输入端均与时钟信号发生器的输出端连接；第一与门的输出端与第二开关连接，第一与门的第一输入端与所述第一非门串联后接入所述第一触发器与所述第二触发器的连接电路中，所述第一与门的第二输入端接入所述第二触发器与所述第三触发器的连接电路中；或非门串联在第三触发器与第四触发器间的连接电路中，或非门的另一输出端与时钟信号发生器的输出端连接；或非门的输出端与第二与门的第一输入端连接；第二与门的第二输入端与第二非门串联后与第四触发器的输出端连接；第二与门的输出端与第一开关连接。

该逻辑控制电路中，通过级联触发器与各逻辑门结合控制第一开关、第二开关的闭合与开启。在该逻辑控制电路中，时钟在上升沿时采集比较器的输出端输出的cmp_0信号，取其低电平信号作为第二开关断开的控制信号；再继续采集比较器输出的cmp_0信号，若第三触发器与比较器均输出低电平信号时，表示断开第二开关未能解除闩锁，再取上升沿作为第一开关断开的控制信号。本发明上述实施例中，针对逻辑控制电路的具体结构已经给出了非常详细的描述，本领域技术人员根据上述图3所示及实施例中的描述均可通过简单的逻辑变换，如增减触发器、与门、非门或与非门来实现同样逻辑功能的逻辑控制电路，具体变换出的其他结构在此不赘述，但这些变换均应属于本发明的保护范围之内。

优选地，本发明实施提供的抗闩锁装置还包括：电容c0；电容连接在受控电路102与第一电阻r1之间的电源通路中，且电容与受控电路并联，所设置的该电容可以为受控电路提供电流补给。具体地，在受控电路未发生闩锁的状态下，受控电路的工作电流骤升时(受控电路的某些特定功能启动时需要相对大的电流)，电容为受控电路供给电流，避免电路输入接口无法及时进行电流补充时，影响受控电路的正常工作。当受控电路的工作电流减小电源通路中的存在多余电流时，电容储电。本发明实施例提供的抗闩锁装置，在受控电路与电源输入端口之间的电源通路中串联带第一开关的第一电阻，在第一电阻两端并联带第二开关的第二电阻，在受控电路与第一电阻之间的电源通路中设置比较器，通过比较器比较输入电压与参考电压的大小确定受控电路是否出现闩锁，并将比较结果发送至逻辑控制电路，由逻辑控制电路控制第一开关、第二开关断开或闭合，调节受控电路输入电压，从而在受控电路发生闩锁时解除其闩锁状态。具体地，可逻辑控制电路检测到受控电路发生闩锁时，断开第二开关使得电源通路中阻值变小，受控电路输入电压升高，从而解除受控电路的闩锁状态。可见，本发明实施例提供的抗闩锁装置无需切断芯片电源即可有效解除闩锁。

本发明中还提供了一种cmos芯片，cmos芯片包含本发明中所述的任意一种抗闩锁装置。抗闩锁装置可以设置在cmos芯片内部，也可以设置在cmos芯片外部。

本发明中还提供了一种pcb(printedcircuitboard，印制电路板)，pcb包含本发明中所述的任意一种抗闩锁装置。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。以上对本发明所提供的一种抗闩锁装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。