本发明涉及集成电路技术领域，特别是涉及一种数字倍频器。
背景技术：
倍频器（frequencymultiplier）是输出信号频率等于输入信号频率整数倍的电路。倍频器用途广泛，如发射机采用倍频器后可提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。
目前最常用的倍频器是锁相环电路。但是相对比较成熟的锁相环电路，也存在运行时间过长会出现失锁的情况。另外，在倍频系数要求很大的时候，锁相环电路难以实现，软件方实现法也存在成本较高、可靠性低的问题。
技术实现要素：
本发明的主要目的在于提供一种数字倍频器，旨在提高倍频器的可靠性和稳定性。
为实现上述目的，本发明提供一种数字倍频器，包括：
输入模块，接收外部输入的高频时钟信号和倍频系数，并将所述高频时钟信号进行分频处理；
控制模块，接收输入的源时钟信号；
运算模块，接收所述输入模块分频处理后的高频时钟信号，接收所述控制模块发送的控制信号进行计算或复位，所述运算模块计算得到分频系数并输出；
输出模块，接收所述运算模块输出的分频系数、接收所述高频时钟信号，所述输出模块根据所述分频系数对所述高频时钟信号进行分频后输出倍频信号。
优选地，所述分频系数包括整数值a和余数值b，所述输出模块根据所述整数值a和所述余数值b确定所述倍频信号c的周期：b个以a+1为计数值和c-b个以a为计数值为所述倍频信号的一个周期。
优选地，预设所述倍频系数为2n，源时钟信号的周期为高频时钟信号周期的m倍，所述运算模块计算m/2n的值，以得到分频系数。
优选地，所述运算模块包括整数模块和余数模块，所述整数模块对所述高频时钟信号进行2n分频后进行计数以得到整数值a，所述余数模块对所述高频时钟信号进行计数以得到余数值b，当所述余数模块的计数值等于所述整数模块计数值时，所述余数模块重新进行计数。
优选地，所述控制模块还包括时钟同步模块，用于将所述源时钟信号同步到所述高频时钟信号上，并将同步后的信号经过与门以输出控制信号至所述运算模块。
优选地，所述运算模块还包括计数器模块，用于整数模块计数和余数模块计数；当控制信号有效时，所述计数模块复位，并输出有效计数值至所述输出模块。
本发明技术方案通过运算模块计算倍频系数以得到分频系数，输出模块根据分频系数对高频信号进行分频后输出，通过改变倍频系数的值可以实现不同倍数的倍频过程，由于本发明的数字倍频器结构简单，具有很强的操作性，且提高了可靠性和稳定性。
附图说明
图1为本发明数字倍频器的原理示意图；
图2为本发明数字倍频器中输入模块的原理示意图；
图3为本发明数字倍频器中控制模块的原理示意图；
图4为本发明数字倍频器中控制模块的控制逻辑时序图；
图5为本发明数字倍频器中运算模块的原理示意图；
图6为本发明数字倍频器中输出模块的原理示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
本发明提供一种数字倍频器，如图1所示，该数字倍频器包括输入模块、控制模块、运算模块以及输出模块，各个模块均采用数字逻辑电路实现：
如图2所示，输入模块，接收外部输入的高频时钟信号clk_g和倍频系数2n，并将所述高频时钟信号clk_g进行分频处理；输出分频后的高频时钟信号clk_div。
具体地，稳定的高频时钟信号clk_g输入至数字倍频器可维持该系统基本运转，对该高频时钟信号进行分频是根据倍频系数控制的2n，其中，n为正整数。一般而言，目前的设备可支持n取值范围为1到10。在另一些实施例中，n的取值可根据用户的需要自行设置n为大于10的正整数。
如图3所示，控制模块，接收输入的源时钟信号clk_a。
优选地，所述控制模块还包括时钟同步模块，用于将所述源时钟信号同步到所述高频时钟信号clk_g上，并将同步后的信号经过与门以输出控制信号至所述运算模块。
具体地，控制模块根据源时钟信号clk_a产生控制信号，用于控制运算模块的计数器的复位或输出计数值。当输入源时钟clk_a有效脉冲到来后，控制逻辑模块向除法模块的计数器发送复位控制和输出计数值控制。clk_g、clk_a和控制逻辑模块输出的控制信号时序如图4所示，其中rst_n为系统复位信号，低电平时对计数器进行复位；clk_dly1为clk_a同步到clk_g时钟域的信号，clk_dly2为clk_dly1延时1个clk_g周期的信号，clk_dly3为clk_dly2延时1个clk_g周期的信号，ctr_out为计数器计数长度控制信号，ctr_clr为计数器清除控制信号。
如图5所示，运算模块，接收所述输入模块分频处理后的高频时钟信号clk_g，接收所述控制模块发送的控制信号进行计算或复位，所述运算模块计算得到分频系数并输出。
优选地，预设所述倍频系数为2n，源时钟信号的周期为高频时钟信号clk_g周期的m倍，所述运算模块计算m/2n的值，以得到分频系数。
具体地，clk_a的周期是clk_g的周期的m倍，即为tclk_a=m*tclk_g，设倍频系数k=2n，即为tclk_a=tclk_out*k,则tclk_out=tclk_g*（m/k）。通过运算模块计算m/k的值得到分频系数，并输出至输出模块。
优选地，所述运算模块包括整数模块和余数模块，所述整数模块对所述高频时钟信号clk_g进行2n分频后进行计数以得到整数值a，所述余数模块对所述高频时钟信号clk_g进行计数以得到余数值b，当所述余数模块的计数值等于所述整数模块计数值时，所述余数模块重新进行计数。
运算模块分为整数模块和余数模块。整数模块是clk_g进行k分频后计数，ctrl_clr控制信号有效时，计数器复位；ctrl_out信号有效时，将计数值输出。余数模块是clk_g作为计数器的计数时钟，ctrl_clr有效时计数器复位，ctrl_out信号有效时将计数值输出。当余数模块的计数值等于整数模块的输出值时，计数器重新计数。
优选地，所述运算模块还包括计数器模块，用于整数模块计数和余数模块计数；当控制信号有效时，所述计数模块复位，并输出有效计数值至所述输出模块。
如图6所示，输出模块，接收所述运算模块输出的分频系数、接收所述高频时钟信号clk_g，所述输出模块根据所述分频系数对所述高频时钟信号clk_g进行分频后输出倍频信号。
输出模块将高频时钟信号clk_g进行分频后输出，即为倍频后的目标信号。所述分频系数包括整数值a和余数值b，所述输出模块根据所述整数值a和所述余数值b确定所述倍频信号c的周期：b个以a+1为计数值和c-b个以a为计数值为所述倍频信号的一个周期。具体地，输出模块中分为整数分频和小数分频。设分频系数的整数值为a，余数值为b，倍频值为c，那么倍频信号就是b个以a+1为计数值和c-b个以a为计数值的脉冲周期性的出现，其中b<c。
本发明数字倍频器适用于输入源时钟频率低、倍频系数较大（的倍频信号。输入的高频时钟信号clk_g周期是输入源时钟信号clk_a周期的1/m倍，倍频系数是k=2n，运算模块计算出m/k的整数以及余数，输出模块利用运算模块的值输出倍频信号。控制模块控制计数器模块的计数长度。通过改变倍频系数的值，可以实现不同倍数的倍频过程。本发明数字倍频器由全数字逻辑电路完成，结构简单，具有很强的操作性，提高了可靠性和稳定性，可以用verilog语言描述，并通过fpga可以很方便的实现。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。