本发明涉及对输入信号施加延迟量以产生延迟信号，特别是涉及一种使用无毛刺的数字控制延迟线的延迟信号产生装置和延迟信号产生方法。
背景技术：
以实用性的角度考虑，数字控制延迟线(digitallycontrolleddelayline,dcdl)在许多应用中具有重要作用，例如全数字式锁相环(all-digitalphaselockedloop,adpll)，延迟锁定环(delay-lockedloop,dll)，移相器(phaseshifter)，时钟发生器(clockgenerator)等等。然而，毛刺(glitch)是数字电路中出现的不想要的脉冲信号，且已成为数字电路中最常见的设计问题。例如，不想要的毛刺(也可以称为短时脉冲干扰)可能导致数据损失。对于常规的数字控制延迟线(dcdl)，在切换延迟控制代码(delaycontrolcode)时可能出现毛刺。因此，需要一种新型的无毛刺的数字控制延迟线设计。
技术实现要素：
本发明实施例提供一种延迟信号产生装置和延迟信号产生方法，以避免毛刺。
本发明一实施例提供一种延迟信号产生装置，其包括：数字控制延迟线和控制电路，该数字控制延迟线包括：粗调延迟电路，用于通过对输入信号分别应用多个不同的粗调延迟量以产生多个粗调延迟信号，其中，所述不同的粗调延迟量由第一控制输入信号设置；以及细调延迟电路，用于通过基于所述粗调延迟信号执行相位插值以对所述输入信号产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由第二控制输入信号设置；控制电路，用于向所述粗调延迟电路产生所述第一控制输入信号，以及向所述细调延迟电路产生所述第二控制输入信号，其中，当根据所述第二控制输入信号，所述多个粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述控制电路改变所述第一控制输入信号。例如，所述控制电路不改变所述第一控制输入信号，除非根据所述第二控制输入信号，所述粗调延迟信号其中之一对所述细调延迟信号没有贡献。
本发明一实施例提供一种延迟信号产生方法，包括：产生第一控制输入信号；产生第二控制输入信号；通过对输入信号应用多个不同的粗调延迟量，产生多个粗调延迟信号，其中，所述不同的粗调延迟量由所述第一控制输入信号数字控制；以及通过基于所述粗调延迟信号执行相位插值，产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由所述第二控制输入信号数字控制；其中，当根据所述第二控制输入信号，所述粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述第一控制输入信号被改变。
本申请通过产生第一控制输入信号和第二控制输入信号，只有在基于第二控制输入信号的粗调延迟信号其中之一对细调延迟信号没有贡献时，才允许调整第一控制输入信号，从而避免对该粗调延迟信号进行调整时对细调延迟信号造成的扰动，因此可以保持无毛刺。
附图说明
在阅读了各附图和附图中所示的优选实施例的详细说明后，本发明的各目的对于本领域的技术人员来说无疑是显而易见的。
图1是根据本发明一实施例的延迟信号产生装置的结构框图。
图2是根据本发明一实施例的用于产生多个粗调延迟信号其中之一的独立数字控制延迟线的示意图。
图3是根据本发明一实施例的延迟单元的示意图。
图4a和图4b是根据本发明一实施例的具有共用延迟元件的用于产生粗调延迟信号的第一数字控制延迟线的示意图。
图5a和图5b是根据本发明一实施例的具有共用延迟元件的用于产生粗调延迟信号的第二数字控制延迟线的示意图。
图6a至图6d根据本发明一实施例，示出了具有用于产生粗调延迟信号的共用延迟元件的数字控制延迟线的第一配置示例的示意图。
图7a至图7d根据本发明一实施例，示出了具有用于产生粗调延迟信号的共用延迟元件的数字控制延迟线的第二配置示例的示意图。
图8是根据本发明一实施例的相位插值器的示意图。
图9根据本发明一实施例，示出了将第一控制输入从当前设置切换到下一设置的时间。
图10a至图10e根据本发明一实施例，示出了在第一控制输入信号被调整时细调延迟电路(例如：相位插值器)工作状态的示意图。
图11根据本发明一实施例，示出了使用无毛刺的数字控制延迟线的延迟锁定环的应用示意图。
图12根据本发明一实施例，示出了使用无毛刺的数字控制延迟线的存储器接口的应用示意图。
具体实施方式
在说明书及权利要求中，某些术语可被使用来指代特定组件。可被本领域技术人员理解的是，制造商可以用不同名称来指代某组件。本说明书不以名称不同(而不是功能不同)来区分组件。在以下描述和权利要求中，术语“包括”以开放式描述的方式使用，因此不应当被解释为诸如“由……组成”的封闭式描述的方式。此外，术语“耦接”意指间接或直接的电连接。因此，如果一个装置耦接到另一装置，那么所述连接可以是通过直接的电连接，或经由其它装置及连接设备的间接电连接。
图1是根据本发明一实施例的延迟信号产生装置100的结构框图。延迟信号产生装置100包括无毛刺(glitchfree)的数字控制延迟线(digitallycontrolleddelayline,dcdl)101，该数字控制延迟线101具有粗调延迟电路(coarsedelaycircuit)102和细调延迟电路(finedelaycircuit)104，且还包括控制电路106。控制电路106用于管理无毛刺数字控制延迟线101的输入信号和输出信号间的最终延迟量(delayamount)。在此实施例中，控制电路106产生第一控制输入信号cs1至粗调延迟电路102，并产生第二控制输入信号cs2至细调延迟电路104。
粗调延迟电路102用于通过对输入信号sin分别施加多个不同的粗调延迟量(coarsedelayamounts)，例如tcd1和tcd2，以产生多个粗调延迟信号(coarsedelaysignal)，例如fb1和fb2，其中，不同的粗调延迟量由第一控制输入信号cs1设置(即数字控制)。在一个示例性设计中，粗调延迟电路102可被设置为具有多个独立数字控制延迟线以分别产生粗调延迟信号(例如fb1和fb2)。图2根据本发明的一实施例，示出了用于产生多个粗调延迟信号(例如fb1和fb2)其中之一的独立数字控制延迟线的示意图。独立数字控制延迟线200接收输入信号in，且通过对输入信号in施加选定的延迟量以产生输出信号out。如图2所示，独立数字控制延迟线200包括多个延迟单元202_1、202_2、……、202_n。202_1至202_n中的每个延迟单元具有第一输入节点in1，第二输入节点in2，第一输出节点out1，第二输出节点out2。对于首个延迟单元202_1，第一输入节点in1接收独立数字控制延迟线200的输入信号in，第一输出节点out1输出独立数字控制延迟线200的输出信号out，第二输出节点out2与下一个延迟单元202_2的第一输入节点in1连接，且第二输入节点in2与下一个延迟单元202_2的第一输出节点out1连接。对于最后一个延迟单元202_n，第一输入节点in1与前一个延迟单元(图未示)的第二输出节点连接，第一输出节点out1与前一个延迟单元(图未示)的第二输入节点连接，且第二输入节点in2与第二输出节点out2连接。独立数字控制延迟线200由具有多个控制比特c1、cb1、c2、cb2、……cn和cbn的第一控制输入信号cs1控制，其中cbi是ci的相反版本。具体地，延迟单元202_1可由控制比特c1和cb1控制，延迟单元202_2可由控制比特c2和cb2控制，而延迟单元202_n可由控制比特cn和cbn控制。
例如，延迟单元202_i(1≤i≤n)的控制比特ci和cbi决定在第一输入节点in1接收的输入信号是否被延迟并传送至第一输出节点out1，或者，第一输入节点in1接收的输入信号是否被延迟并传送至第二输出节点out2且第二输入节点in2接收的另一个输入信号是否被延迟并传送到第一输出节点out1。图3是根据本发明一实施例示出的延迟单元示意图。202_1至202_n中的每一个延迟单元可通过使用如图3所示的延迟单元300实现。延迟单元300包括多个与非门302、304、306和308，其中与非门308是用于平衡载荷的虚拟逻辑门(dummylogicgate)。在一种情况下，c和cb被分别设置为1和0，第一输入节点in1接收的输入信号被与非门304和302延迟，然后传送到第一输出节点out1。如果当前的延迟单元是首个延迟单元202_1，第一输入节点in1接收的输入信号被首个延迟单元202_1在内部延迟。如果当前的延迟单元不是首个延迟单元202_1，那么第一输入节点in1接收的输入信号被当前的延迟单元延迟，接着被一个或多个之前的延迟单元延迟。
在另一种情况下，c和cb被分别设置为0和1，第一输入节点in1接收的输入信号被与非门(nandgate)306延迟，然后传送到第二输出节点out2，且第二输入节点in2接收的另一个输入信号被与非门302延迟，然后传送到第一输出节点out1。如果当前的延迟单元是最后一个延迟单元202_n，第一输入节点in1接收的输入信号被延迟单元300的与非门306和302延迟，接着被一个或多个之前的延迟单元延迟。如果当前的延迟单元是首个延迟单元202_1，第一输入节点in1接收的输入信号被延迟单元300延迟，且还被下一个延迟单元延迟，第二输入节点in2接收的输入信号被延迟单元300延迟，且不被之前的延迟单元延迟。如果当前的延迟单元既不是首个延迟单元(例如：202_1)也不是最后一个延迟单元(例如：202_n)，那么第一输入节点in1接收的输入信号被当前的延迟单元延迟，然后被一个或多个接下来的延迟单元延迟，并且第二输入节点in2接收的输入信号被当前的延迟单元延迟，然后被一个或多个之前的延迟单元延迟。
通过恰当地设置第一控制输入信号cs1，一个独立数字控制延迟线200可用于产生粗调延迟信号fb1，粗调延迟信号fb1对输入信号sin的粗调延迟量为tcd1。另一个独立数字控制延迟线200可用于产生粗调延迟信号fb2，粗调延迟信号fb2对输入信号sin的粗调延迟量为tcd2。然而，使用多个独立数字控制延迟线来向细调延迟电路104产生多个粗调延迟信号(例如：fb1和fb2)只是粗调延迟电路102的一种可行的实施例。在实际应用中，粗调延迟电路102可以使用不同的电路设计实现。例如，在另一个示例性设计中，粗调延迟电路102可通过合并多个独立数字控制延迟线电路以通过使用共用延迟元件(delayelement)来产生粗调延迟信号(例如：fb1和fb2)来实现。
图4a和图4b根据本发明一实施例，示出了具有共用延迟元件的用于产生粗调延迟信号(例如：fb1和fb2)的第一数字控制延迟线的示意图。图4a部分示出了数字控制延迟线400的一个延迟元件组。一个延迟元件组可包括多个延迟元件410，每个延迟元件410用于对其中穿过的信号施加一单位的粗调延迟。例如，延迟元件410可使用由各自的控制比特选择性激活的与非门来实现，如图3中所述。图4b部分示出了数字控制延迟线400包括多个延迟元件组组1至组n。通过恰当地选择延迟元件，用于对输入信号sin进行延迟的延迟路径可被建立，以产生粗调延迟信号。从图4a和图4b可见，用于对输入信号sin进行延迟以产生粗调延迟信号fb1而建立的延迟路径，以及用于对输入信号sin进行延迟以产生粗调延迟信号fb2而建立的延迟路径可被允许使用共用的延迟元件。通过这种方式，功率消耗和芯片面积可以极大的减小，且用于产生不同粗调延迟信号的延迟路径间的失配(mismatch)可被有效地减少。
图5a和图5b根据本发明一实施例，示出了具有共用延迟元件的用于产生粗调延迟信号(例如：fb1和fb2)的第二数字控制延迟线的示意图。图5a部分示出了数字控制延迟线500的一个延迟元件组。一个延迟元件组可包括多个延迟元件510，每个延迟元件510用于对经过其中的信号施加一单位的粗调延迟。例如，延迟元件510可使用由各自的控制比特选择性激活的与非门来实现，如图3中所述。图5b部分示出了数字控制延迟线500包括多个延迟元件组组1至组n。通过恰当地选择延迟元件，用于对输入信号sin进行延迟的延迟路径可被建立，以产生粗调延迟信号。从图5a和图5b可见，用于对输入信号sin进行延迟以产生粗调延迟信号fb1而建立的延迟路径，以及用于对输入信号sin进行延迟以产生粗调延迟信号fb2而建立的延迟路径可被允许使用共用的延迟元件。通过这种方式，功率消耗和芯片面积可以极大的减小，且用于产生不同粗调延迟信号的延迟路径间的失配可被有效地减少。
应当注意，图4b和图5b所示的粗调延迟电路结构仅以解释说明为目的，而不应被认作本发明的限制。在实际应用中，合并多个独立数字控制延迟线电路以产生多个粗调延迟信号(例如：fb1和fb2)的不同的粗调延迟电路也可以被使用。通过对粗调延迟电路102恰当的设计和控制，也可以实现其他附加的效果。例如，用于产生不同粗调延迟信号的延迟路径间的失配，可通过延迟元件交织(interleaving)被最小化，且/或延迟步阶/延迟单位(delaystep)可通过一次插值(one-timeinterpolation)减小。
图6a至图6d根据本发明一实施例，示出了具有共用延迟元件以产生粗调延迟信号(例如：fb1和fb2)的数字控制延迟线的配置的第一示例。在这个例子中，用于产生粗调延迟信号fb1和fb2的数字控制延迟线具有共用的延迟元件602、604和606。具体地，当共用延迟元件602、604和606中的一个被用于设置粗调延迟量tcd1时，同一个的共用延迟元件也可被用于设置另一个粗调延迟量tcd2。因此，功率消耗和芯片面积可通过使用用于产生多个粗调延迟信号的共用延迟元件而极大地减小。除了共用延迟元件602、604和606以外，用于产生粗调延迟信号fb1和fb2的数字控制延迟线还包括位于共用延迟元件602至606第一侧的第一组延迟元件611、612、613、614和615，以及位于共用延迟元件602至606第二侧的第二组延迟元件621、622、623、624、625和626，以及第三组延迟元件631、632、633和634。
当第一控制输入信号cs1具有第一设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有一个单位的粗调延迟的粗调延迟信号fb1(由延迟元件611提供)，且产生相对输入信号sin具有两个单位的粗调延迟的粗调延迟信号fb2(由延迟元件621和622提供)，如图6a所示。
当第一控制输入信号cs1具有第二设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有三个单位的粗调延迟的粗调延迟信号fb1(由延迟元件602、623和631提供)，且产生相对输入信号sin具有四个单位的粗调延迟的粗调延迟信号fb2(由延迟元件602、612、632和622提供)，如图6b所示。
当第一控制输入信号cs1具有第三设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有五个单位的粗调延迟的粗调延迟信号fb1(由延迟元件602、604、625、624和631提供)，且产生相对输入信号sin具有六个单位的粗调延迟的粗调延迟信号fb2(由延迟元件602、604、614、613、632和622提供)，如图6c所示。
当第一控制输入信号cs1具有第四设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有七个单位的粗调延迟的粗调延迟信号fb1(由延迟元件602、604、606、615、633、624和631提供)，且产生相对输入信号sin具有八个单位的粗调延迟的粗调延迟信号fb2(由延迟元件602、604、606、626、634、613、632和622提供)，如图6d所示。
假设由位于共用延迟元件602至606第一侧的每个延迟元件611至615提供的一个单位的粗调延迟都偏离了期望值。如果粗调延迟信号fb1使用仅从第一组延迟单元611至615中选择的延迟元件对输入信号sin进行延迟产生，那么误差将被积累，从而导致产生粗调延迟信号fb1的延迟路径与产生粗调延迟信号fb2的延迟路径之间的巨大的失配。类似地，假设由位于共用延迟元件602至606第二侧的每个延迟元件621至626提供的一个单位的粗调延迟都偏离了期望值。如果粗调延迟信号fb2使用仅从第二组延迟单元621至626中选择的延迟元件对输入信号sin进行延迟产生，那么误差将被积累，导致产生粗调延迟信号fb1的延迟路径与产生粗调延迟信号fb2的延迟路径之间的巨大的失配。
因此，为了最小化路径失配，本发明推荐使用延迟元件交织技术。如图6a所示，从第一组延迟元件611至615中选择的延迟元件611被用于设置向输入信号sin施加的粗调延迟量tcd1，从第二组延迟元件621至626中选择的延迟元件621和622被用于设置向输入信号sin施加的粗调延迟量tcd2。然而，如图6b所示，从第二组延迟元件621至626中选择的延迟元件623被用于设置向输入信号sin施加的粗调延迟量tcd1，而从第一组延迟元件611至615中选择的延迟元件612被用于设置向输入信号sin施加的粗调延迟量tcd2。通过这种方式，产生粗调延迟信号fb2的延迟路径与产生粗调延迟信号fb1的延迟路径之间失配可通过延迟元件交织而平均化/最小化。
如图6c所示，从第二组延迟元件621至626中选择的延迟元件624和625被用于设置向输入信号sin施加的粗调延迟量tcd1，从第一组延迟元件611至615中选择的延迟元件613和614被用于设置向输入信号sin施加的粗调延迟量tcd2。然而，如图6d所示，从第一组延迟元件611至615中选择的延迟元件615被用于设置向输入信号sin施加的粗调延迟量tcd1，而从第二组延迟元件621至626中选择的延迟元件626被用于设置向输入信号sin施加的粗调延迟量tcd2。类似地，产生粗调延迟信号fb2的延迟路径与产生粗调延迟信号fb1的延迟路径之间失配可通过延迟元件交织而平均化/最小化。
需要注意，如图6a至图6d所示的配置方法仅以解释说明为目的，而不应被认为是本发明的限制。在实际应用中，第一控制输入信号cs1可以被适当地调整以使粗调延迟信号fb1具有任意数量单位的粗调延迟，并且使粗调延迟信号fb2具有任意数量单位的粗调延迟。例如，第一控制信号cs1可以被设置为使用m个单位的粗调延迟配置粗调延迟量tcd1和tcd2中的一个，且使用m+1个单位的粗调延迟配置粗调延迟量tcd1和tcd2中的另一个，其中m可以是图6a至图6d中的示例性数字控制延迟线设计所支持的任意正数值。
图7a至图7d根据本发明一实施例，示出了具有共用延迟元件以产生粗调延迟信号(例如：fb1和fb2)的数字控制延迟线的配置的第二示例。在这个例子中，用于产生粗调延迟信号fb1和fb2的数字控制延迟线具有共用的延迟元件702、704、706和708。具体地，当共用延迟元件702、704、706和708中的一个被用于设置粗调延迟量tcd1时，同一个的共用延迟元件也可被用于设置另一个粗调延迟量tcd2。因此，功率消耗和芯片面积可通过使用用于产生多个粗调延迟信号的共用延迟元件而极大地减小。除了共用延迟元件702至708以外，用于产生粗调延迟信号fb1和fb2的数字控制延迟线还包括位于共用延迟元件702至708第一侧的第一组延迟元件711、712、713、714、715和716，以及位于共用延迟元件702至708第二侧的第二组延迟元件721、722、723、724、725、726和727，以及第三组延迟元件731、732和733。
当第一控制输入信号cs1具有第一设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有一个单位的粗调延迟的粗调延迟信号fb1(由延迟元件711提供)，且产生相对输入信号sin具有两个单位的粗调延迟的粗调延迟信号fb2(通过延迟元件721提供的一个单位的粗调延迟和延迟元件702、722和723提供的三个单位的粗调延迟间的一次插值产生，该例子中是在一个单位的粗调延迟和三个单位的粗调延迟之间做内插，得到2个单位的粗调延迟)，如图7a所示。应当注意，粗调延迟信号fb2是通过结合输入信号sin在不同的延迟路径通过时得到的多个延迟信号而产生的，其中一条延迟路径包括延迟元件721，而另一条延迟路径包括延迟元件702、722和723。由于信号结合的内在特性，粗调延迟量tcd2是由位于不同延迟路径的延迟元件提供的不同延迟量的插值得到的。
当第一控制输入信号cs1具有第二设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有三个单位的粗调延迟的粗调延迟信号fb1(由延迟元件702、712和713提供)，且产生相对输入信号sin具有四个单位的粗调延迟的粗调延迟信号fb2(通过延迟元件702、722和723提供的三个单位的粗调延迟和延迟元件702、704、714、731和723提供的五个单位的粗调延迟间的一次插值产生，即在三个单位的粗调延迟和五个单位的粗调延迟之间做内插，得到4个单位的粗调延迟)，如图7b所示。
当第一控制输入信号cs1具有第三设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有五个单位的粗调延迟的粗调延迟信号fb1(由延迟元件702、704、724、732和713提供)，且产生相对输入信号sin具有六个单位的粗调延迟的粗调延迟信号fb2(通过延迟元件702、704、714、731和723提供的五个单位的粗调延迟和延迟元件702、704、706、715、716、731和723提供的七个单位的粗调延迟间的一次插值产生，即在五个单位的粗调延迟和七个单位的粗调延迟之间做内插，得到6个单位的粗调延迟)，如图7c所示。
当第一控制输入信号cs1具有第四设置时，具有共用延迟元件的数字控制延迟线可用于产生相对输入信号sin具有七个单位的粗调延迟的粗调延迟信号fb1(由延迟元件702、704、706、725、726、732和713提供)，且产生相对输入信号sin具有八个单位的粗调延迟的粗调延迟信号fb2(通过延迟元件702、704、706、715、716、731和723提供的七个单位的粗调延迟和延迟元件702、704、706、708、727、733、716、731和723提供的九个单位的粗调延迟间的一次插值产生，即在七个单位的粗调延迟和九个单位的粗调延迟之间做内插，得到8个单位的粗调延迟)，如图7d所示。
与图6a至图6d所示的例子类似，图7a至图7d所示的例子使用了前述的延迟元件交织技术以最小化粗调延迟信号fb2的延迟路径与产生粗调延迟信号fb1的延迟路径之间的失配。此外，一次插值还被使用以减少延迟步阶/延迟单位。
需要注意，如图7a至7d所示的配置方法仅以解释说明为目的，而不应被认为是本发明的限制。在实际应用中，第一控制输入信号cs1可以被适当地调整以使粗调延迟信号fb1具有任意数量单位的粗调延迟，并且使粗调延迟信号fb2具有任意数量单位的粗调延迟。例如，第一控制信号cs1可以被设置为使用m个单位的粗调延迟配置粗调延迟量tcd1和tcd2中的一个，且使用m+1个单位的粗调延迟配置粗调延迟量tcd1和tcd2中的另一个，其中m可以是图7a至图7d中的示例性数字控制延迟线设计所支持的任意正数值。
如上所述，粗调延迟电路102用于产生多个粗调延迟信号(例如：fb1和fb2)，并提供给细调延迟电路104作进一步处理。在本实施例中，细调延迟电路104用于基于粗调延迟信号(例如：fb1和fb2)执行相位插值(phaseinterpolation)，产生细调延迟信号sout，细调延迟信号sout相对输入信号sin具有细调延迟量tfd，其中细调延迟量tfd通过第二控制输入信号cs2设置，且细调延迟信号sout作为无毛刺的数字控制延迟线101输出的最终延迟信号。
图8示出了本发明相位插值器(phaseinterpolator)一实施例的示意图。图1中的细调延迟电路104可以使用图8中的相位插值器800实现。由粗调延迟电路102产生的粗调延迟信号fb1和fb2被控制，以在相应的粗调延迟量tcd1和tcd2之间具有延迟差。例如，粗调延迟量tcd1和tcd2之间的延迟差可以是一个单位的粗调延迟。相位插值器800接收的第二控制输入信号cs2决定粗调延迟信号fb1和fb2的权重因子a和b。因此，细调延迟量tfd可以通过粗调延迟量tcd1和tcd2的加权求和得到。例如，tfd＝a·tcd1+b·tcd2+tpi，其中a+b＝1，且tpi是恒定的相位插值器的延迟。在本实施例中，第二控制输入信号cs2控制启用以驱动粗调延迟信号fb1的缓冲器802的数量，以及控制启用以驱动粗调延迟信号fb2的缓冲器804的数量，其中被启用以驱动粗调延迟信号fb1的缓冲器802的数量以及被启用以驱动粗调延迟信号fb2的缓冲器804的数量之和等于确定的值。因此，被启用以驱动粗调延迟信号fb1的缓冲器802的数量决定权重因子a，而被启用以驱动粗调延迟信号fb2的缓冲器804的数量决定权重因子b。例如，相位插值器800具有15个可被选择性启用的缓冲器802以驱动粗调延迟信号fb1，以及15个可被选择性启用的缓冲器804以驱动粗调延迟信号fb2。而被启用以驱动粗调延迟信号fb1的缓冲器802的数量以及被启用以驱动粗调延迟信号fb2的缓冲器804的数量之和等于15。那么，当被启用以驱动粗调延迟信号fb1的缓冲器802的数量被设置为x时，则被启用以驱动粗调延迟信号fb2的缓冲器804的数量被设置为(15-x)。因此，权重因子a的值可被认为等于
如上所述，控制电路106向粗调延迟电路102产生第一控制输入信号cs1，且向细调延迟电路104产生第二控制输入信号cs2。为了避免在延迟控制代码切换时产生毛刺，本发明提出对改变第一控制输入信号cs1的时间做限制。例如，控制电路106不会改变第一控制输入信号cs1，除非根据第二控制输入信号cs2粗调延迟信号(例如fb1和fb2)其中之一对细调延迟信号sout没有贡献。在本实施例中，当第一控制输入信号cs1被允许改变时，控制电路106控制粗调延迟电路102每次只改变不同粗调延迟量(tcd1和tcd2)中的一个。例如，当第二控制输入信号cs2被设置为控制细调延迟电路104以将不同粗调延迟信号(例如：fb1和fb2)中的特定粗调延迟信号与细调延迟信号sout隔离时，仅该特定的延迟信号被调整以响应第一控制输入信号cs1的改变，且其余的不同粗调延迟信号保持不变。由于该特定的延迟信号与细调延迟信号sout隔离，且细调延迟信号sout由其余的粗调延迟信号决定，调整该特定的延迟信号(即，改变相应的粗调延迟量)对其余的粗调延迟信号以及细调延迟信号sout没有影响，因此，不会对其余的粗调延迟信号以及细调延迟信号sout引入毛刺。为了更好的理解此技术特征，下文将详细描述改变第一控制输入信号cs1的一个例子。
图9根据本发明一实施例，展示了将第一控制输入信号cs1从当前设置改变为下一设置的时间的示意图。如图9所示，当粗调延迟量tcd1由k个单位的粗调延迟设置而粗调延迟量tcd2由k+1个单位的粗调延迟设置时，由于对粗调延迟信号fb1和fb2执行了相位插值，细调延迟量tfd是k个单位的粗调延迟和k+1个单位的粗调延迟的加权求和。例如，当粗调延迟量tcd1由三个单位的粗调延迟设置而成，而粗调延迟量tcd2由四个单位的粗调延迟设置而成时，细调延迟信号sout(即无毛刺的数字控制延迟线101的最终延迟信号)包含的细调延迟量tfd是三个单位的粗调延迟和四个单位的粗调延迟的加权求和。
当第二控制输入信号cs2控制细调延迟量tfd，使其总体上由粗调延迟量tcd2决定时(即，粗调延迟信号fb1此时对细调延迟信号sout没有贡献)，第一控制输入信号cs1允许被调整以增加或降低粗调延迟量tcd1。在一种情况下，第一控制输入信号cs1被控制电路106改变之前，粗调延迟量tcd1比粗调延迟量tcd2大，且两者差值为第一延迟差值，而在第一控制输入信号cs1被控制电路106改变之后，粗调延迟量tcd1可以被调整为比粗调延迟量tcd2小，且两者差值为第二延迟差值。例如，第一延迟差值和第二延迟差值都可以等于一个单位的粗调延迟。在另一种情况下，第一控制输入信号cs1被控制电路106改变之前，粗调延迟量tcd1比粗调延迟量tcd2小第一延迟差值，而在第一控制输入信号cs1被控制电路106改变之后，粗调延迟量tcd1可以被调整为比粗调延迟量tcd2大第二延迟差值。例如，第一延迟差值和第二延迟差值都可以等于一个单位的粗调延迟。
例如，粗调延迟量tcd1由三个单位的粗调延迟设置而成，而粗调延迟量tcd2由四个单位的粗调延迟设置而成，且用于设置细调延迟信号sout的目标延迟量大于四个单位的粗调延迟。因此，控制电路106调整第二控制输入信号cs2以减小粗调延迟信号fb1的权重。当第二控制输入信号cs2控制细调延迟量tfd使其总体上由粗调延迟量tcd2决定时(即粗调延迟信号fb1此时对细调延迟信号sout没有贡献)，控制电路106调整第一控制输入信号cs1以增加粗调延迟量tcd1(该粗调延迟量tcd1此时对细调延迟量tfd没有影响)而不改变粗调延迟量tcd2(该粗调延迟量tcd2此时可决定细调延迟量tfd)。根据对第一控制输入信号cs1所做的调整，粗调延迟量tcd2保持在四个单位的粗调延迟，而粗调延迟量tcd1由三个单位的粗调延迟变为五个单位的粗调延迟。
当第二控制输入信号cs2控制细调延迟量tfd，使其总体上由粗调延迟量tcd1决定时(即，粗调延迟信号fb2此时对细调延迟信号sout没有贡献)，第一控制输入信号cs1允许被调整以增加或降低粗调延迟量tcd2。在一种情况下，第一控制输入信号cs1被控制电路106改变之前，粗调延迟量tcd2比粗调延迟量tcd1大第一延迟差值，而在第一控制输入信号cs1被控制电路106改变之后，粗调延迟量tcd2可以被调整为比粗调延迟量tcd1小第二延迟差值。例如，第一延迟差值和第二延迟差值都可以等于一个单位的粗调延迟。在另一种情况下，第一控制输入信号cs1被控制电路106改变之前，粗调延迟量tcd2比粗调延迟量tcd1小第一延迟差值，而在第一控制输入信号cs1被控制电路106改变之后，粗调延迟量tcd2可以被调整为比粗调延迟量tcd1大第二延迟差值。例如，第一延迟差值和第二延迟差值都可以等于一个单位的粗调延迟。
例如，粗调延迟量tcd1被设置为三个单位的粗调延迟，而粗调延迟量tcd2被设置为四个单位的粗调延迟，且用于设置细调延迟信号sout的目标延迟量小于三个单位的粗调延迟。因此，控制电路106调整第二控制输入信号cs2以减小粗调延迟信号fb2的权重。当第二控制输入信号cs2控制细调延迟量tfd使其总体上由粗调延迟量tcd1决定时(即粗调延迟信号fb2此时对细调延迟信号sout没有贡献)，控制电路106调整第一控制输入信号cs1以减小粗调延迟量tcd2(该粗调延迟量tcd2此时对细调延迟量tfd没有影响)而不改变粗调延迟量tcd1(该粗调延迟量tcd1此时可完全决定细调延迟量tfd)。根据对第一控制输入信号cs1所做的调整，粗调延迟量tcd1保持在三个单位的粗调延迟，而粗调延迟量tcd1由四个单位的粗调延迟变为两个单位的粗调延迟。
图10a至图10e根据本发明一实施例示出了细调延迟电路104(例如：相位插值器800)在第一控制输入信号cs1调整时的工作状态示意图。假设第一控制输入信号cs1的初始设置为使粗调延迟量tcd1被设置为一个单位的粗调延迟(记为“1”)，且使粗调延迟量tcd2被设置为两个单位的粗调延迟(记为“2”)，如图10a所示，在此实施例中，用于设置细调延迟信号sout的目标延迟量在五个单位粗调延迟量和六个单位粗调延迟量之间。因此，第一控制输入信号cs1和第二控制输入信号cs2应被控制电路106改变以使细调延迟量tfd单调的增加从而接近目标延迟量。由于目标延迟量大于粗调延迟量tcd2(tcd2＝2，且tcd2＞tcd1)，控制电路106调整第二控制输入信号cs2以减少粗调延迟信号fb1的权重。第二控制输入信号cs2控制多个缓冲器802以及多个缓冲器804使得多个缓冲器802逐个被停用并且多个缓冲器804逐个被启用，此时细调延迟量tfd单调的从tcd1变化到tcd2，例如采用图9中0-15个步阶单调的从tcd1变化到tcd2，其中图9中0-15个步阶是对粗调延迟量tcd1和粗调延迟量tcd2执行相位插值得到的。当第二控制输入信号cs2使得细调延迟量tfd总体上由粗调延迟量tcd2决定时(即，所有的缓冲器804被启用而所有的缓冲器802被停用)，控制电路106调整第一控制输入信号cs1以将粗调延迟量tcd1从一个单位的粗调延迟增加为三个单位的粗调延迟，如图10b所示。由于此时所有缓冲器802均被停用，改变施加到输入信号sin上的粗调延迟量tcd1可调整粗调延迟信号fb1而不向对细调延迟信号sout具有完全决定作用的粗调延迟信号fb2引入毛刺。通过这种方式，可得到无毛刺的细调延迟信号sout。
由于目标延迟量仍大于粗调延迟量tcd1(tcd1＝3，且tcd1＞tcd2)，控制电路106调整第二控制输入信号cs2以减少粗调延迟信号fb2的权重。第二控制输入信号cs2控制多个缓冲器802以及多个缓冲器804使得多个缓冲器804逐个被停用并且多个缓冲器802逐个被启用，此时细调延迟量tfd单调的从tcd2变化到tcd1，例如采用图9中15-0个步阶单调的从tcd2变化到tcd1，其中图9中15-0个步阶是对粗调延迟量tcd1和粗调延迟量tcd2执行相位插值得到的。当第二控制信号cs2使得细调延迟量tfd总体上由粗调延迟量tcd1决定时(即，所有的缓冲器802被启用而所有的缓冲器804被停用)，控制电路106调整第一控制输入信号cs1以将粗调延迟量tcd2从两个单位的粗调延迟增加为四个单位的粗调延迟，如图10c所示。由于此时所有缓冲器804均被停用，改变施加到输入信号sin上的粗调延迟量tcd2可调整粗调延迟信号fb2而不向对细调延迟信号sout具有完全决定作用的粗调延迟信号fb1引入毛刺。通过这种方式，可得到无毛刺的细调延迟信号sout。
由于目标延迟量仍大于粗调延迟量tcd2(tcd2＝4，且tcd2＞tcd1)，控制电路106调整第二控制输入信号cs2以减少粗调延迟信号fb1的权重。当第二控制信号cs2使得细调延迟量tfd总体上由粗调延迟量tcd2决定时(即，所有的缓冲器804被启用而所有的缓冲器802被停用)，控制电路106调整第一控制输入信号cs1以将粗调延迟量tcd1从三个单位的粗调延迟增加为五个单位的粗调延迟，如图10d所示。由于此时所有缓冲器802均被停用，改变施加到输入信号sin上的粗调延迟量tcd1可调整粗调延迟信号fb1而不向对细调延迟信号sout具有决定作用的粗调延迟信号fb2引入毛刺。通过这种方式，可得到无毛刺的细调延迟信号sout。
由于目标延迟量仍大于粗调延迟量tcd1(tcd1＝5，且tcd1＞tcd2)，控制电路106调整第二控制输入信号cs2以减少粗调延迟信号fb2的权重。当第二控制信号cs2使得细调延迟量tfd总体上由粗调延迟量tcd1决定时(即，所有的缓冲器802被启用而所有的缓冲器804被停用)，控制电路106调整第一控制输入信号cs1以将粗调延迟量tcd2从四个单位的粗调延迟增加为六个单位的粗调延迟，如图10e所示。由于此时所有缓冲器804均被停用，改变施加到输入信号sin上的粗调延迟量tcd2可调整粗调延迟信号fb2而不向对细调延迟信号sout具有决定作用的粗调延迟信号fb1引入毛刺。通过这种方式，可保持无毛刺的细调延迟信号sout。
由于用于设置细调延迟信号sout的目标延迟量在五个单位的粗调延迟和六个单位的粗调延迟之间，第二控制输入信号cs2可被恰当地设置以使细调延迟量tfd等于目标延迟量，那么，就可以通过相位插值器800对粗调延迟信号fb1(相对输入信号sin具有五个单位的粗调延迟)和粗调延迟信号fb2(相对输入信号sin具有六个单位的粗调延迟)执行相位插值而提供对于输入信号sin具有目标延迟量tfd的细调延迟信号sout。
上述使用无毛刺的数字控制延迟线的延迟信号产生结构可被实现于多种实际应用中，例如延迟锁定环(delay-lockedloop,dll)、移相器(phaseshifter)等等。图11根据本发明一实施例示出了使用上述无毛刺的数字控制延迟线的延迟锁定环的应用场景。延迟锁定环1100可以是多相时钟产生器(multi-phaseclockgenerator)，用以产生多个具有相同频率但相位不同的输出时钟信号。在这个例子中，延迟锁定环1100包括控制电路1102、多个无毛刺的数字控制延迟线1104_1、1104_2、1104_3和1104_4以及相位检测器(phasedetector,pd)1104。控制电路1102包括dll有限状态机(dllfinitestatemachine)1112和延迟线解码器(decoder)1114。相位检测器1104执行多相检测(multi-phasedetection)以产生相位误差检测结果pd_err至dll有限状态机1112。此外，相位检测器1104包括分频器(frequencydivider)1105，例如四分频电路(divide-by-4circuit)，用于根据相位检测器1104的输入时钟信号产生分频时钟信号ckdiv4，其中分频时钟信号ckdiv4可用作dll有限状态机1112和延迟线解码器1114的工作时钟信号。dll有限状态机1112可参考相位误差检测结果pd_err来决定二进制代码。延迟线解码器1114对该二进制代码进行解码，以产生相应的控制输入信号cs1和cs2至每个无毛刺的数字控制延迟线的粗调延迟电路(记为“cdl”)和细调延迟电路(记为“fdl”)。通过这种方式，具有不同相位的输出时钟信号可以通过对输入时钟信号ckin在无毛刺的数字控制延迟线1104_1至1104_4中进行延迟而产生。
图12根据本发明一实施例示出了使用上述无毛刺的数字控制延迟线的存储器接口(memoryinterface)的应用场景。存储器接口1200可以是双倍数据速率(doubledatarate，ddr)存储器接口。在此实施例中，存储器接口1200包括主数字控制延迟线1202和至少一个从数字控制延迟线1204，均使用上述无毛刺的数字控制延迟线来实现。参考时钟信号ck_0被提供给主数字控制延迟线1202，从而延迟时钟信号从主数字控制延迟线1202的粗调电路(记为“cdl”)和细调延迟电路(记为“fdl”)产生。主数字控制延迟线1202产生的延迟时钟信号通过时钟信号路径1206输送至相位检测器(pd)1208，该时钟信号路径1206是数据选通(datastrobe，dqs)时钟树综合(clocktreesynthesis，cts)设计的副本。相位检测器1208检测参考时钟信号ck_90和来自时钟信号路径1206的延迟时钟信号之间的相位误差，且输出相位误差检测结果至延迟锁定环有限状态机(dllfsm)1210，延迟锁定环有限状态机1210是主数字控制延迟线1202和从数字控制延迟线1204的控制电路。参考时钟信号ck_0和ck_90具有相同的频率和不同的相位。具体地，参考时钟信号ck_0和ck_90具有90度的相位差。延迟锁定环有限状态机1210根据相位误差检测结果调整主数字控制延迟线1202的控制设置。主数字控制延迟线1202的延迟量通过延迟锁定环有限状态机1210被相应地控制以使延迟时钟信号在经过时钟信号路径1206后对准参考时钟信号ck_90。应用于主数字控制延迟线1202的控制设置同样被提供给从数字控制延迟线1204。数据选通信号(dqssignal)被提供给从数字控制延迟线1204，且由从数字控制延迟线1204产生的延迟信号通过具有数据选通时钟树综合(dqscts)的时钟信号路径1212被传输至触发器(flipflop，ff)1214时钟信号输入端口。由于被主数字控制延迟线1202校准过的相同的延迟量被从数字控制延迟线1204应用于数据选通信号，提供至触发器1214数据输入端口的数据信号(datasignal)(以dq表示)就可以在准确的时间点被采样。
本领域的技术人员可以很容易理解，在保持本发明基本原则的基础上，可以实现相关设备和方法的多种修改和变型。相应地，上述申请内容应被认为只由所附的权利要求的范围来决定。