技术总结
本发明公开了一种基于FPGA实现的同步混合延时型DPWM结构，其子模块包括：基于计数器的上升沿触发电路，基于PLL(锁相环)的同步时钟产生模块，下降沿触发电路，基于寄存器的脉宽调制波输出模块，占空比同步译码模块。本发明能提高脉宽调制器的时间分辨率和占空比的线性度与稳定性，从而缩小DC‑DC变换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃，同时本发明的计数器与延时链混合的结构可以避免单一结构的频率限制与占用资源过大的弊端，扩大了DPWM的工作频率范围，减小了电路占用的资源。
技术研发人员：程心;许立新;高翔
受保护的技术使用者：合肥工业大学
技术研发日：2018.01.18
技术公布日：2018.06.12