取样及保持电路的制作方法

本揭露中描述的技术一般涉及取样及保持(s/h)电路和相关方法，并且更具体地涉及s/h电路以及相关联的方法及设备。

背景技术：

取样并保持(s/h)电路可以接收输入电压，取样并保持电压一段特定的时间，并输出取样及保持的电压。s/h电路可以结合到各种装置和电路中，例如需要在任何时间间隔内保持恒定电压的装置。

技术实现要素：

本揭露的取样及保持(s/h)电路包括电容组件、两个晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。电容组件耦接输入线到所述取样节点。开关耦接在所述两个晶体管中的第一个晶体管的源极和所述两个晶体管中的第二个晶体管的漏极之间，所述开关还耦接到第二电压。保持电路耦接到所述开关和所述一个或多个晶体管的一个或多个栅极，所述保持电路配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。

本揭露的取样及保持(s/h)电路可包括电容组件、输入线、第一晶体管以及第二晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。输入线传送来自于输入的讯号。第一晶体管以及第二晶体管，各耦接所述输入线到所述取样节点。开关耦接第一节点到第二电压。保持电路耦接到所述开关和所述第一晶体管以及第二晶体管的相应的栅极，所述保持电路被配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。其中所述第一节点位于所述第一晶体管的源极/漏极与所述第二晶体管的所述漏极之间。其中所述开关被配置为在所述取样期间断开。

本揭露的取样及保持方法包括：当开关断开时，通过分别激活或去激活一个或多个晶体管的每个栅极，以将输入线耦接到取样节点，所述开关耦接在所述两个晶体管中的第一个晶体管的源极与所述两个晶体管中的第二个晶体管的漏极之间，所述开关还耦接到第二电压；以及当所述开关导通时，通过分别激活或去激活各所述栅极，以从所述取样节点解耦所述输入线。

附图说明

当使用附图阅读时，从以下详细描述中可以最好地理解本揭露的方面。应注意，根据工业的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，可以任意增加或减少各种特征的尺寸。

图1描绘了根据一些实施例的示范取样保持电路；

图2描绘了根据一些实施例的用于s/h电路的电路组件的例图；

图3描绘了根据一些实施例的用于s/h电路的电路组件的例图；

图4a～4c描绘了根据一些实施例的s/h电路的电路组件的示例图；

图5a～5c描绘了装置的示例图，其可以包括根据一些实施例的s/h电路；

图6描绘了装置的示例图，其可以包括根据一些实施例的s/h电路；

图7描绘了装置的示例图，其可以包括根据一些实施例的s/h电路；

图8描绘了逐次逼近缓存器(sar)模拟数字转换器(adc)的示例图；其包括取样及保持(根据一些实施例的s/h电路)；

图9描绘了根据一些实施例的用于执行s/h方法的例流程图。

附图标号说明

1、2、751、m、…m-1：级；

101：信号源；

102、213、413、413'、413”、521、521'、521”：输入线、输入；

103、vsignal：信号；

104、105、thold、tp：时间；

106、vhold：保持电压；

107、thperiod：时间量；

108、219、519、519’：输出线、输出；

109、520、520'、520”、800：电路；

110、210、410、410'、410”、510、510'、510”、610、710、810：s/h电路；

112：控制信号；

211、411、411'、411”、623：电容器；

212、213、217、412、412'、412”、413、413'、413”、417、417'、417”、522、522'、522”、524、524'、524”、752、754：节点；

214、215、414、414'、414”、415、415'、415”、418'、418”、m1、m2：晶体管；

216、416、416'、416”：开关；

221、222、222'：信号；

230：保持电路；

412：输出节点；

530'、530”、531”：运算放大器；

625、bl：位线；

630、wl：字线；

640、750：装置；

753：8位adc；

755：8位dac；

756：演算电路；

757：放大器；

800：saradc；

820：比较器；

830：逐次逼近缓存器；

840、dac：数字模拟转换器；

900、910、920：方法；

bl：位线；

cds：电容；

clock：时钟；

d0～dn-1：字；

t：时间；

v、v1、v2、vin、vin、vref、vref、vout、vout：电压；

φclk、φclk'：差分时钟信号。

具体实施方式

以下公开内容提供了许多不同的实施例或实例，用于实现所提供主题的不同特征。下面描述组件和布置的具体例子以简化本揭露。当然，这些仅仅是例举而不是限制性的。另外，本揭露可以在各种例子中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且本身并不决定所讨论的各种实施例和/或架构之间的关系。

本揭露涉及装置、电路、结构和相关方法，其能够提供低失真的取样及保持(s/h)。取样保持电路能够在输入处接收具有变化的电压准位的信号，并且在输出恒定电压的同时提供对应于变化的电压准位的取样电压的期望的时间间隔。

例如，某些电路接收变化的电压并对变化电压的取样执行操作，其中这些操作需要时间间隔(例如，在数字操作中的多个时钟周期)来完成。先前已知的解决方案需要差分输入，或者由于它们的复杂性，处理变化引起了不能完全消除的耦合效应。

s/h电路可以包括晶体管，其晶体管可以管制到电位能量存储组件上的电荷，电位能量存储组件用于在电场中存储能量。电位能量存储组件采取多种形式，其非限制性例子包括电压存储单元或电容组件，如薄膜，膜，铝，电解，陶瓷，钽，塑料或银云母型电容器。当栅极关闭时，电容器以恒定电压存储充电。当栅极接通电压时，电容器两端的电压随着输入信号的变化调整电压。该架构有利于其简单性，但因为在高速应用中，输入信号可能被耦接到存储在电容器的s/h输出电压而受到影响，该电容器通过金属布线的寄生电容以及通过s/h晶体管中的漏极源极电容(cds)。这种耦接导致s/h输出的变化，这降低了精确度。因此，最小化cds在栅极晶体管中的影响是非常有益的，因为这种简单形式的s/h电路的占用区域很小，因此允许s/h电路布置成接近后续装置接收s/h电路输出，从而最小化在s/h电路和这种后续装置之间产生的金属布线电容。

例如，可能需要多个时钟周期(clockcycle)以在模拟变化电压信号的取样电压上操作的一种类型的装置是模拟到位转换器(adc)。对于一个非限制性实例，某些已知的逐次逼近缓存器(successiveapproximationregister，sar)adc可以在n步骤中将模拟信号转换为n-位数字字(digitalword)。对于准确的adc，adc输入端的电压应在n个阶段的执行期间保持在恒定的准位。当在s/h输出中发生变化时，adc的精确度降低。

将s/h输出的cds的影响最小化的一种方法是增加栅极控制晶体管的导通电阻，但这种方法会增加adc的功率消耗。

如本文所提供的，去除耦合效应的s/h电路可以减少失真。在先进的节点或高精度模拟电路以及鳍式场效晶体管(finfet)制程中，由于对装置主体的影响较小以及由于占用区域较小，因此需要减少这种失真。由于其设计的简单性，根据本揭露的s/h装置可以实现。本发明的方法，系统和装置的细节在所附的内容和附图中描述。

应当注意，本技术不限于与诸如saradc的adc一起使用的s/h电路，而且还适用于s/h电路以用于任何合适类型的电路，装置或方法。本揭露的s/h电路可以用在许多架构中，并且与单个和差分输入架构兼容。特别地，本揭露的一些实施例除去了耦合效应，并且无论是单一输入或是差分输入，都可以实现。

图1描绘了根据实施例的取样保持电路110的示范用途100a。信号源101可以在诸如vsignal103的信号中提供携带信息的一个或多个信号，例如在时变电压中的电压准位或其他资源编码。为了获得或评估vsignal103上携带的信息，可以使用电路109来时而感测或取样信号源101所提供的电压，例如，周期性地或响应于信号源101和电路109协作的较大电路中的其他地方的触发事件。

在实施例中，为了说明目的，信号vsignal103是周期性信号，或许多周期性信号(例如方波)，时钟信号，音频信号，视频信号等的迭加。在其他实施例中，vsignal103响应于在较大装置或系统中发生的其他事件而为高准位或低准位，例如vsignal103可以是触发信号或中断信号，在这种情况下，信号可以不是周期性的，而是可以是由s/h110随机决定。通常，vsignal103可以是用于以期望的方式携带信息编码的任何合适的信号。在情况下，vsignal103以远高于电路109的速度频率进行变化以在期望的分辨率下可靠地取样vsignal103。例如，vsignal103可能在千兆赫或太赫兹尺度上发生变化。

在实施例中，取样及保持(s/h)电路110可以激活以将输出线108保持在特定时间(如thold104)出现在s/h电路110的输入的电压(如vhold106)维持在期望的时间量(如时间周期thperiod107)。通过保持线108在电压下持续所需的时间量，s/h110藉此允许电路109有足够的时间来取样vhold。

在一个说明性的示例中，电路109可以是在n步骤中将vhold106转换为n-位数字字的adc，其中每个步骤可能需要由电路109所接收的时钟信号的一个或多个时钟周期(不特别示例)。

s/h电路110接收一个或多个控制信号112、输入线102和输出线108。s/h电路110可以经由输入线102接收来自于信号源101的输入信号，例如是vsignal103，并且提供例如选择性地选择vsignal103或vhold106的输出到输出线108输出。为了允许电路109在期望的时间点取样vsignal的电压，例如thold104，s/h电路110首先允许vsignal103不间断地传递到输出线108。然后在期望的时间，例如thold104，s/h110保持在输出108处电压vhold106直到tp105为止。以这种方式，s/h110在电路109的取样或感测期间thperiod107向电路109提供vhold。其中周期107可以是tp105和thold104之间的差(应当理解，s/h110可以在任何任意量的时间内提供vhold，但是，在一些实施例中，至少与电路109所需的取样期间一样长)。然后在tp105，s/h110再次允许vsignal103不间断地通过，使得在tp105之后，vsignal103再次出现在输出108处，直到需要下一次取样或感测。

响应于控制信号112，s/h100可以操作在一时间点(例如thold104)保持电压(例如vhold106)持续一段时间量(例如thperiod107)。控制信号112可以是在较大的电路或s/h110、信号源101以及电路109协作的系统内的其他地方产生的时钟、中断或触发。在另一个范例中，当信号源101想要验证vsignal103正确地从信号源101输出时，控制信号112可以源自信号源101。在另一个范例中，控制信号112可以源自于电路109，以准备电路109采取vsignal103的取样。在其他范例中，控制信号112独立于电路100a，例如在其它控制电路中(图1中未具体示出，但是例如参见图2中所示的控制230)。对于一个例子，控制信号112可以是基于外部时钟源所生成的时钟信号。

可以理解的是，术语“取样期间”用作保持电压的任何合适的时间间隔的一个例子，如本揭露的需要所规定的。还可以理解的是，图1中所示的时间电压曲线图是用于描述出现在s/h电路110的输入102和输出108处的电压的示范目的，并且不旨在限制或暗示实施例的特定结构。

图2、3描绘了根据一些实施例的用于s/h电路的电路组件的例图。图2、3中所示的s/h电路210可包括电容211耦接取样节点212到第一电压v1，例如接地或任何所需的参考电压。取样节点212还耦接到输出接线219，输出接线219可以耦接到其他电路，例如本文其他地方所例示的。s/h电路210还可以包括从输入携带信号的输入线213。s/h电路210还可包括一个或多个晶体管，其将输入线213耦接到取样节点212，例如，两个晶体管，三个晶体管，四个晶体管，或五个或更多个晶体管等。例如，图2、3中所示的非限制性架构包括一对晶体管214、215。s/h电路210的每个晶体管可以是或包括任何合适类型的晶体管，例如金属氧化物半导体场效晶体管(mosfet)，并且可以独立地或可以包括n通道mosfet(nmos)或一个p通道mosfet(pmos)。

在s/h电路210的一个非限制性范例中，s/h电路210的每个晶体管是nmos。s/h电路210包括耦接在nmos214的源极和nmos215的漏极之间的开关216。例如，在图2、3所示的非限制性架构中，开关216连接到设置在第一晶体管214的源极和第二晶体管215的漏极之间的节点217。开关216还耦接到第二电压v2，例如接地或vss，或合适的固定电压。因此，当开关断开并且晶体管214、215导通时，取样节点212接收施加到节点213的输入信号，如同节点212和213通过导线连接。但是，当开关216导通且晶体管214和215断开时，节点212被通过开关216耦接节点217到v2(例如接地)的任何寄生电流屏蔽，同时通过电容器211来保持节点212处的电压，可视为晶体管215断开与节点217形成开路。开关216可例如是包括具有栅极耦接到合适的控制电路或任何合适的开关结构的场效晶体管。

举例来说，再请参考图2至图3，s/h电路210可以包括保持电路230，保持电路230耦接到开关216并且连接到一个或多个晶体管，例如晶体管214、215，的一个或多个栅极。保持电路230可以被配置为在取样期间使输入与取样节点212之间的输入线213短路。保持电路230可以将合适的电压施加到晶体管214、215的栅极以导通晶体管214、215，并且断开开关216(例如，保持开关开路)。因此，取样节点212处的电压跟随输入线213上的电压，并由电容器211所支持。也就是说，当信号在输入线213处变化时，当每个晶体管214、215导通并且开关216断开时，在输出线219处出现相同的信号。在输出线219处的电压由电容器211支持，使得当晶体管214、215被断开时，取样的电压保持在电容器211上，此时，当开关216关闭时，节点212与流经晶体管214、215的寄生电流屏蔽。

在图3中，示出了保持期间架构。保持电路230将适当的电压施加到晶体管214、215的栅极以断开晶体管，并且导通开关216(例如，关闭开关)。也就是说，节点217处的电压保持稳定在v2，其可以是接地或任何其他合适的电压，使得通过晶体管214感应的任何寄生电流被消散到v2而不是通过晶体管215。因此，输入和取样节点212之间的输入线213打开。另外，节点217耦接到v2，其可以是固定电压，从而屏蔽取样节点212免受可能由取样晶体管214、215的寄生漏极源极电容(cds)引起的波动。在节点213的状态除了在感测期间之外不相关的实施例中，可以省略晶体管214，在这种情况下节点213在取样期间耦接到v2。在这种情况下，需要进一步的控制时序以在通过晶体管215开口路径之前断开开关216，以允许感测电压从213传递到212，并在感测期间导通开关216。

如果没有取样保持电路，在取样期间取样的信号由于输入电路中的一个或多个输入晶体管的电容cds产生的寄生电流而失真，导致取样节点(例如212)处的电压，这是通常由一个或多个电容支持的信号将随着取样的信号继续波动而波动，从而在取样期间产生变化的节点电流。然而，在保持期间，s/h电路210保持在取样节点212处与输入寄生屏蔽的恒定取样电压。

再次参考图2至图3，应当理解的是，s/h电路210可以具有各种合适的架构并且可以耦接到各种合适的第一和第二电压v1和v2，并且可以用于各种不同的装置、电路和方法。例如，v1可以是参考电压、电源电压、接地或固定电压。并且v2可以是接地、参考电压或供应电压或任何其他合适的电压，这取决于电路设计的考虑因素。例如，图4a～4c描述了根据一些实施例的s/h电路的电路组件的非限制性图。在每种情况下，可以根据需要分别采用图4a～4c所示的示范取样保持电路，代替图5a～8中所示的s/h电路510、510'、510”、610、710或810中的每一个。

s/h电路410可以与上面参考图2、3描述的s/h210类似地配置。例如，图4a中所示的s/h电路410可包括电容411耦接取样节点412到第一电压，例如接地。s/h电路410还可以包括携带来自输入的信号的输入线413。s/h电路410还可以包括将输入线413耦接到取样节点412的第一和第二晶体管414、415。晶体管m1414和m2415可以是或包括任何合适类型的晶体管，例如mosfet，例如nmos或pmos。

在一个非限制性实例中，晶体管m1414和m2415中的每一个是nmos。s/h电路410还可以包括开关416，例如场效晶体管。开关416耦接到设置在第一晶体管m1414的漏极和第二晶体管m2415的源极之间的节点417。开关416连接到合适的参考电压，如在图4a中称为vref，其可以是外部电路接地的参考电压，或合适的固定电压。另外，s/h电路410可以包括保持电路(未具体示出，例如参见图3的保持电路230)，其耦接到开关416并且连接到晶体管m1414和m2415的栅极并且被配置为类似于参考上述图2、3的操作。例如，保持电路可以被配置为在取样期间断开输入和取样节点412之间的输入线413，例如通过将适当的电压施加到晶体管414、415的栅极以断开晶体管，并且导通开关416(即关闭开关)。取决于s/h电路410的设计目的，晶体管m1414和m2415的相应尺寸可以彼此不同，或者可选地可以彼此相同。

可选地，上面参考图2、3和4a描述的保持电路230在各种应用中被配置为将差分信号应用于晶体管中的一个或多个，例如差分时钟信号。对于图4b中所示的s/h电路410'所示的示例性实施例。s/h电路410'与s/h电路410的不同之处在于包括由差分控制信号所控制的互补mos晶体管。s/h电路410'的架构是采用互补mos的假性开关418'以及晶体管415'以减轻时钟馈通(clockfeedthrough)，其采用差分时钟信号φclk、φclk'应用于互补mos晶体管415'(nmos)和418'(pmos)。当时钟上升或下降时，时钟馈通导致输出节点412处的电压失真，该电压由mos装置的栅极至源极电容cgs所引起。通过使用互补逻辑可以减轻这种影响。

s/h电路410'还可以包括输入线413'，其携带来自输入的信号。s/h电路410'还可以包括将输入线413'耦接到取样节点412'的第一、第二和第三晶体管414'、415'、418'。晶体管414'、415'、418'中的每一个可以是或包括任何合适类型的晶体管，例如mosfet，例如nmos或pmos。在一个非限制性实例中，晶体管414'、415'是nmos，晶体管418'是pmos。保持及/或时钟电路可以被配置为在取样期间断开输入和取样节点412'之间的输入线413'，例如通过将适当的电压施加到晶体管414'的栅极，415'、418'将一个或多个晶体管关闭，并打开416'以打开开关。说明性地，保持和/或时钟电路可以被配置为将时钟信号φclk施加于第一和第二晶体管414'、415'并且将反时钟信号φclk'施加于第三晶体管418'。因此，晶体管414'、415'和418'中的每一个大体上可以同时断开(考虑任何电路延迟或中断)，并且同时开关416'可以接通到连接节点417'到vref。在这种情况下，节点417'保持在vref，从而将节点412'屏蔽节点413'上寄生电流通过晶体管414'所产生的电压变化，并且节点412'保持在电容411'的取样电压，电容411'经历打开状态到vref举行的节点417'。并且大体上晶体管414'、415'、418'中的每一个可以同时导通，同时断开开关416'以使节点417'与vref断开，在此时点，节点412'接收变化节点413'上出现的电压如同通过导线连接到节点413'。取决于s/h电路410'的设计目的，晶体管414'、415'、418'的相应尺寸可以彼此不同，或者可选地可以彼此相同。

图4c的s/h电路410”所示的替代实施例与s/h电路410'的不同之处在于，将415'和418'配置为传输门，并且适合于减轻时钟馈通，并且具有附加的益处：取消充电注入。类似于s/h电路410'，s/h电路410”也由互补信号所控制，例如如图所示φclk、φclk'。

应当理解的是，s/h电路210、410、410'和/或410”可以用在各种不同的装置，电路和方法中。在一些非限制性架构中，这种s/h电路的取样节点可以是显示器组件节点，如下面参照图6所述，可以用比较器进行取样，如上面参考图5b所述，可以通过诸如下面参考图5b、5c所述的运算放大器输入对其进行取样，或者作为输入提供给管线模拟数字转换器的级，如下面参照图7所述。在参考图5a～5c、6、7中讨论的以下每个例子中，如设计者根据设计选择所要求的，可以采用任何s/h电路210、410、410'、410”。在图5a～5c、6、7中所示的每个相应应用的虚线内示出的s/h电路的图。应当理解，所描述的示例性s/h电路210、410、410'、410”不旨在是限制性的，并且在阅读本揭露时将理解s/h电路的其他架构在该范围内。本揭露内容根据本文公开的原理和技术。

例如，图5a～5c描绘了根据实施例的可包括s/h电路的各种示范装置的图。在图5a所示的非限制性例子中，可以对应于s/h电路210、410、410'或410”的s/h电路510耦接在承载输入电压vin的输入线521和耦接到输出线519的节点522之间。输出线519在保持期间输出由电容器411、411'或411”支持的输出电压vout。电容器411、411'或411”可以耦接到接地或其他合适的电压。并且vout可以提供给任何合适的负载(例如saradc、缓冲、多级缓冲等)。

在图5b所示的非限制性例子中，可以对应于s/h电路210、410、410'或410”的s/h电路510'耦接在承载输入电压vin的输入线521'和节点522'之间。它被耦接到配置为电压缓冲的运算放大器530'的第一输入，例如在电压随耦器架构中具有负反馈的运算放大器，以及电容411、411'或411”。如本领域技术人员将理解的，出现在电压缓冲的非反相输入处的电压将出现在电流增益的电压缓冲530'的输出处。在希望基于s/h电路510'在522'处保持的电压驱动后续电路级的情况下，这可能是期望的。

在所示的例子中，运算放大器530'在电压随耦器架构中，但是应当理解，可以使用任何期望的运算放大器架构，并且图5b中所示的实施例仅用于说明性目的。电路510'可以与任何期望的电路组件协作使用以获得期望的效果。运算放大器530'的输出耦接到输出线519'，在该输出接线519'处运算放大器530'输出在节点522'处跟随电压的输出电压vout，例如取样保持电路510'的输出。电容411、411'或411”(视情况而定)可以耦接到接地，或耦接到其他合适的电压，以偏置由运算放大器530'在522'取样的电压。以这种方式，在节点522'处由s/h510'保持的取样vin出现在vout519'处，其中大量电流增益由在电压缓冲架构件中配置的运算放大器530'支持，如在电路520'中那样。

在图5c所示的非限制性例子中，s/h电路510”(其可以对应于s/h电路210、410、410'或410”)耦接在第一运算放大器530”和第二运算放大器531”之间的多级电路(例如多级电压跟随器)中，第一运算放大器530”配置在第一电压跟随器子电路中，第二运算放大器531”配置在第二电压跟随器子电路中。第一运算放大器530”的第一输入耦接到承载输入电压vin的输入线521'。第一运算放大器530”的输出在电压缓冲架构中耦接到第一运输放大器530”的第二输入并且还耦接到线524”，线524”耦接到s/h电路510的输入端。s/h电路510”的输出耦接到节点522”，节点522”耦接到第二运算放大器531”的第一输入。因此，s/h电路510”提供出现在线521”到线522”的电压，线522'用作输入第二电压缓冲配置运算放大器531”。第二运算放大器531”的输出耦接到第二运算放大器531”的第二输入，并且还耦接到输出接线519”，其中第二运算放大器531”输出输出电压vout，即vin在节点524”上取样。电容411、411'或411”(视情况而定)可以耦接到接地或其他合适的电压。以这种方式，具有来自运算放大器530”的电流增益的vin被提供给s/h510”用于取样并提供给节点522”。当s/h510”的电容足够大以至于信号vin不能提供足够的电流来充电相应的电容时，这可能是有用的。通过使用电压缓冲，vin保持不受运输放大器530”输出所经历的相对大的电容的干扰。

图6描绘了根据一些实施例的可包括s/h电路的另一说明性装置的示例图。

图6中所示的装置640可以对应于显示设备，例如发光二极管(led)显示器面板。装置640可以包括多个位线bl，例如bl625，多个字符线wl，例如wl630，多个电容623和多个s/h电路610，每个可以采取任何合适的实施例根据本揭露的s/h电路，例如s/h电路610可以是s/h电路210、410、410'或410”中的任何一个(为简单起见，省略了s/h电路610的细节)。在实施例中，bl625或wl630用作控制信号，其启动和终止取样期间，而s/h电路保持电容出现在电容623上的bl625或wl630中的另一个上，这可以驱动一个或更多画显示器。每个s/h电路610被耦接以便在相应的bl上接收输入电压，其具有一个或多个晶体管(例如414、415、414'、415'、418'、414'、415”、418”视情况而定)的栅极，并且由相应的wl(直接或未特别示出的附加的逻辑门)控制的每个相应的取样及保持电路610的开关(416，416'，416”视具体情况而定)，或由相应的wl致动的中间控制电路。每个s/h电路610的输出可以耦接到用以耦接相应的电容器623的节点。

图7描绘了根据一些实施例的可包括s/h电路的另一说明性装置的示例图。

图7中所示的装置750可以包括s/h接口设备，例如包括多个级1、2、......m-1、m751的管列adc。在管列adc中，每个连续的级以连续更精细的粒度近似于输入信号，例如vin。例如，如果数字字是64位，并且管列adc包括八位的八个级，则第一级1将使用八位adc753近似出现在节点752处的信号。该输出将出现在8位节点754处，其在取样期间输出描述信号vin的所需64位字的8个最高有效位。然后将第一个最高有效位置输入到dac755，其输出从在取样节点752上取样的信号中减去以获得余数。对于每个级，该处理在这个例子中重复七次，并且每个级接收连续较小的输入作为先前近似的剩余，直到在8个级之后，所有64位已经由管列adc近似。

每个级751可以包括s/h电路710，其可以对应于s/h电路210、410、410'或410”，第一节点752、b位adc753、第二节点754、b位dac755、演算电路756以及放大器757。s/h电路710可以耦接以接收输入电压vin，并向第一节点752提供输出。第一节点752耦接到b位adc和演算电路756。b位adc753向第二节点754提供输出，其输出b位并且还耦接到b位dac755。b位dac755向演算电路756提供输出，其从从第一节点752接收的电压中减去b位dac755的输出，并将其输出提供给放大器757。放大器757的输出被提供作为级751的输出。

因此，根据本发明的取样保持电路是允许在s/h电路的输入处的被取样的信号通过屏蔽取样的节点而不会因为输入寄生而出现劣化的电路。这是通过在输入节点和取样的节点之间采用至少两个串联的晶体管耦接来实现的，使得输入节点和取样的节点之间的电气路径流过每个晶体管的通道，并且通过选择性地在两个晶体管之间耦接节点。取样期间两个晶体管接地或vss。

图8描绘了根据各种实施例的取样保持电路的示范应用。在具有saradc的架构中，取样及保持电路用于在saradc的取样期间在传输逐次逼近缓存器(sar)模拟数字转换器(adc)的输入处维持电压。saradc是一种模拟数字转换器，它通过二元搜索将所有可能的量化准位转换为连续模拟波形，然后在每个转换的数字输出上收敛。

通常，saradc是用于数据采集应用的技术，并且尤其可以用于高速应用中。如上所述，saradc能够将模拟输入电压转换为n-位的数字字符，其近似于n个阶段的电压。在某些设计中，saradc能够在一个时间周期内执行各个阶，使得saradc在n个时间周期中将模拟输入转换为数字的近似。

在saradc800中，在n个阶段的每一个期间，逐次逼近缓存器(sar)830分别将模拟输入电压(vin)与一个n范围的中点进行比较，以确定每个位的值。n-位数位字符近似于模拟输入。例如，如果输入电压高于范围的中点，则位设置为1，如果输入电压低于中点，则相应的位设置为零。使用n个范围重复该处理n次以确定码中的n个位。

一种示例saradc，包括取样及保持(根据一些实施例的s/h电路)。saradc800包括s/h电路810、比较器820、sar830以及数字模拟转换器(dac)840。s/h电路810作为输入接收要进行数字化的模拟输入电压(vin)，取样并保持电压于指定的时间量，并且输出被取样并保持的电压。比较器820可以具有输出、第一输入以及第二输入，并且可以包括例如运算放大器。比较器820可以耦接到s/h电路810，藉以从s/h电路接收被取样及保持的电压以作为第二输入，并且还可以耦接到dac840并且在第一输入从比较器820接收来自dac840的内部模拟电压，内部模拟电压是比较器与被取样及保持的电压的比较结果。来自dac的内部模拟电压是通过将sar的数字字符输出(dn-1，dn-2，...，d0)转换为模拟电压而生成的，该模拟电压与vin进行比较。sar通过每个阶的一个字符的数字字符组合循环，并且在每个步骤比较器比较dac和vin的输出，如下面进一步解释的。

sar830耦接到时钟信号的源极，以及比较器120，以便接收比较器在s/h810提供的取样及保持的电压与来自dac840的内部模拟电压之间的比较输出。通过将msb设置为高准位，例如，将剩余的位置设置为低准位，dac将sar输出转换为中间点电压。例如，vref可能是vin的最大预期电压。(但是应当理解，vref可以是由dac的设计和vin的期望范围所指示的任何合适的参考电压。)在示例性实施例中，如果比较器820的输出表明vin高于0.5*vref，sar设置msb(dn-1)。然后sar继续设置下一个位，然后电路800确定vin是否大于或小于半vref和vref之间的中点(即0.75vref)。如果否，则将下一个位(dn-2)设置为零，然后测试位以确定vin是否大于或小于0.5*vref和0.75*vref之间的中点电压(即0.625*vref)，依此类推，直到所有的元元都经过测试。在n个阶段中执行n次这样的测试之后，sardac已经收敛于vin的近似值。通过测试每个位来收敛于vin的近似的这种处理被称为通过n-位数字字的所有可能值的二元搜索。最终得到的n-位序列是取样的输入信号的数字近似，然后该序列在转换周期(eoc)结束时由sar130输出。由于二元搜索需要时间(至少n个脉冲)，因此vin变化的速度可能比saradc的转换周期快，因此s/h810用于维持取样电压

在此处理期间，s/h810保持vin在恒定电压下，而没有由s/h810晶体管的cds引起的变化。并且由于小占用区域s/h810可以在半导体装置处理期间容易地形成在saradc800的其他组件附近。这也使设计者能够减少s/h810和比较器820之间的线路中的寄生电容。

控制电路(这里没有具体说明，有时在这里称为“保持电路”或“保持和/或时钟电路”，但参见图3中的控制电路230)，可包括任何合适的硬件组合例如，移位寄存器方块，控制逻辑器等。这种控制电路可以使用专用集成电路(asic)，现场可编程栅极阵列(fpga)等来实现。或者，控制电路可以包括由数据制程单元实现的软件。在任何情况下，控制电路可以耦接到s/h电路110、比较器120、sar130和/或dac140中的每一个，并且被配置为执行合适的操作。

图9描绘了根据一些实施例的用于执行s/h方法的例流程图。图9中所示的s/h方法900包括当耦接到耦接到一个或多个源极或漏极的节点的开关断开时，通过启动一个或多个晶体管的一个或多个栅极来使输入线耦接到取样节点(910)。例如，在图2、3所示的s/h电路210中，当开关216关闭时，保持电路可通过启动栅极214、215将输入线213耦接到取样节点212。在另一个范例，在图4a所示的s/h电路410中，当开关416断开时，保持电路可以通过启动栅极414、415将输入线413耦接到取样节点412。在另一个范例，在图4b所示的s/h电路410'中，当开关416断开时，保持和/或时钟电路可通过启动栅极414'、415'将输入线413'耦接到取样节点412'。在另一个范例，在图4c中所示的s/h电路410”中，当开关416断开时，保持和/或时钟电路可以通过启动栅极414”、415”将输入线413”耦接到取样节点412”。

再次参考图9，方法900可以包括通过在开关打开时停用一个或多个栅极来使输入线与取样节点解耦(920)。例如，在图2、3所示的s/h电路210中，当开关216接通时，保持电路可通过停用栅极214、215将输入线213与取样节点212解耦。作为另一个例子，在图4a所示的s/h电路410中，当开关416接通时，保持电路可通过停用栅极414、415将输入线413与取样节点412解耦。作为另一个例子，在图4b所示的s/h电路410'中，当开关416接通时，保持和/或时钟电路可以通过停用栅极414'、415'将输入线413'与取样节点412'解耦。作为另一个例子，在图4c中所示的s/h电路410中，当开关416开启时，保持和/或时钟电路可通过停用栅极414”、415”将输入线413”与取样节点412”解耦。

在诸如上面更详细描述的各种选项中，取样节点可以耦接到电容，例如电容211、411、411'或411”。可选地，方法900可以包括将第一电压施加到电容，例如接地。作为进一步的选择，当开关打开时，第二电压被施加到耦接到一个或多个源极或漏极的节点。例如，开关可以将节点耦接到供应电压，接地，sar电路的参考电压或固定电压。在一个非限制性实例中，第一电压是接地而第二电压是接地。在其他实施例中，第二电压是供应电压，逐次逼近缓存器(sar)电路的参考电压，或任何合适的电压，如固定电压，可取决于整体电路的特定设计。在非限制性实施例中，固定电压是1mv、30mv、600mv、900mv、1v、3v、5v或10v。在其他非限制性实施例中，例如在功率电子器件中，电压可以是更高。在实施例中，参考电压可以是1mv、30mv、600mv、900mv、1v、3v、5v或10v，但是在其他应用中，参考电压可以是应用所指示的更高或更低的数量级。

如本文所提供的，低失真s/h电路包括将第一电压(例如感测电压)从栅极电容器到电压探测器去耦的开关。其效果是通过将耦接路径的节点连接到固定电压来消除耦接的影响。根据本揭露的s/h电路的一个实施例是通过电容器分流到接地的取样节点，该电容器作为高速应用而言表现为开路，同时在保持期间支撑在取样节点处的电压。取样信号通过耦接到取样路径中的节点的一个或多个(例如一对)栅极控制晶体管耦接到取样节点。取样路径中的节点通过开关连接到第二电压，例如供应电压，接地或固定电压。在一些实施例中，基于开关的断开以与门极控制晶体管的导通(例如，基于通过连接到开关的保持电路和栅极控制晶体管的栅极的操作，节点和接地之间的耦接是断开的，从而允许信号在取样模式下不间断地到达。在取样过程中，可以导通开关并且关闭栅极，藉以将取样路径中的节点连接到第二电压(例如，接地)，从而切断通过至少一个选通晶体管的电流并使任何与电流相关的寄生电容连接到接地。以这种方式，可以抵消耦合效应，并且在相同的期间，取样节点处的电压可以保持在恒定的电压。

因此，本电路，装置和方法提供了具有减小的失真的s/h电路，例如，通过取样晶体管通过漏极源极电容抑制输入信号到取样节点的耦接。电路、装置和方法可以以各种方式实现，并且可以使用单一输入或差分输入。

在一实施例中，取样及保持(s/h)电路包括电容组件、两个晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。电容组件耦接输入线到所述取样节点。开关耦接在所述两个晶体管中的第一个晶体管的源极和所述两个晶体管中的第二个晶体管的漏极之间，所述开关还耦接到第二电压。保持电路耦接到所述开关和所述一个或多个晶体管的一个或多个栅极，所述保持电路配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。

在一实施例中，取样及保持电路，其中所述第二电压是接地或vss。

在一实施例中，取样及保持电路，其中所述第一电压是接地或vss

在一实施例中，取样及保持电路，其中所述第二电压是逐次逼近缓存器(sar)模拟数字转换器(adc)电路的参考电压。

在一实施例中，取样及保持电路，其中所述取样节点是显示器组件节点。

在一实施例中，取样及保持电路，其中所述取样节点由电压随耦器取样。

在一实施例中，取样及保持电路，其中所述电容组件是薄膜电容器、膜电容器、铝电容器、电解电容器、陶瓷电容器、电容器、塑料电容器或银云母电容器中的一种。

在一实施例中，取样及保持(s/h)电路可包括电容组件、输入线、第一晶体管以及第二晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。输入线传送来自于输入的信号。第一晶体管以及第二晶体管，各耦接所述输入线到所述取样节点。开关耦接第一节点到第二电压。保持电路耦接到所述开关和所述第一晶体管以及第二晶体管的相应的栅极，所述保持电路被配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。其中所述第一节点位于所述第一晶体管的源极/漏极与所述第二晶体管的所述漏极之间。其中所述开关被配置为在所述取样期间断开。

在一实施例中，取样及保持电路，其中所述保持电路被配置为施加差分信号。

在一实施例中，取样及保持电路，其中所述保持电路被配置为施加差分时钟信号。

在一实施例中，取样及保持电路，其中所述第一电压是接地。

在一实施例中，取样及保持电路，其中所述第二电压是vdd、接地或固定电压。

在一实施例中，取样及保持电路，其中所述第一和第二晶体管具有彼此不同的尺寸。

在一实施例中，取样及保持电路还包括耦接到所述输入线的第三晶体管，使得所述第三晶体管和所述第一晶体管或第二晶体管沿所述输入线形成传输门。

在一实施例中，取样及保持电路，其中所述取样节点作为输入提供给管列模拟数字转换器的级。

在一实施例中，取样及保持方法包括：当开关断开时，通过分别激活或去激活一个或多个晶体管的每个栅极，以将输入线耦接到取样节点，所述开关耦接在所述两个晶体管中的第一个晶体管的源极与所述两个晶体管中的第二个晶体管的漏极之间，所述开关还耦接到第二电压；以及当所述开关导通时，通过分别激活或去激活各所述栅极，以从所述取样节点解耦所述输入线。

在一实施例中，取样及保持方法，其中所述取样节点耦接到电容组件。

在一实施例中，取样及保持方法，包括将第一电压施加到所述电容组件。

在一实施例中，取样及保持方法，其特征在于，当所述开关在所述开关闭合时，将第二电压施加到与所述一个或多个源极或漏极耦接的所述节点。

在一实施例中，取样及保持方法，其中所述第一电压是接地，并且其中所述第二电压是供应电压、逐次逼近缓存器电路的接地电压、接地或固定电压。

前面概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的方面。本领域技术人员应该理解，他们可以容易地使用本揭露作为设计或修改其他处理和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变，替换和变更。

该书面描述和以下权利要求可以包括诸如“在...上”的术语，这些术语仅用于描述目的而不应被解释为限制。s/h电路的实施例或包括这里描述的这种s/h电路的装置或电路可以在许多架构中制造，使用或运输。