半导体系统中的时钟控制的制作方法

本公开涉及集成电路中的时钟生成和控制，且具体地考虑工艺、电压和温度(pvt)变化。

背景技术：

比如集成电路(ic)的半导体电路包括包含晶体管及其他电路元件的多个逻辑电路(或逻辑小单元)。逻辑电路的性能和特性可能取决于pvt变化而不同，其中这种变化可能是全局(遍及ic发生)和/或局部变化(位置-特定的变化)。

半导体电路中的全局变化可能由于改变生产工艺参数、电源电压和环境温度而发生。例如，当供应到半导体逻辑电路的电压处于规定范围的高端时，半导体电路的操作频率(例如，反映为处理速度)通常也在范围的高端。以类似方式，当ic周围的环境温度增大时，操作频率典型地减小。半导体电路的性能和特性的改变强烈地受pvt变化影响。

局部变化是指取决于半导体电路中的位置的变化，即使在统一工艺条件下制造半导体电路。例如，遍及半导体电路的局部温度可能由于在各种位置(通过“即时的”电压降)而生成热量的电阻性元件的存在或者不存在而变化。供应到逻辑电路的电压也可能取决于芯片内的位置在幅值上变化。因此，位于在温度上与第二点不同的第一点处的第一逻辑电路可以具有与位于第二点处的相同设计的第二逻辑电路不同的操作频率及其他特性。同样地，位于电源电压接近规定范围的低端的点处的逻辑电路可能比位于电源电压较高的另一点处的逻辑电路操作得慢。

时钟信号是操作半导体电路的逻辑电路所需的振荡电子信号。当时钟信号的频率在某个范围内时逻辑电路可以如想要地操作。然而，如果当显著的全局/局部pvt变化约束逻辑电路的性能时，时钟信号频率过高，则逻辑电路可能显示出定时误差。因此，为在期望的全局和局部变化的范围内以适当的时钟频率生成时钟信号，存在对于发生最大变化的情况，即，最坏情况提供足够时钟信号裕度的方法。

然而，基于最坏情况设定时钟信号裕度是将统一标准应用于整个半导体电路的方案，且典型地不导致半导体电路的优化的性能和功耗。此外，最坏情况设定方案不灵活地响应于操作环境的改变。

技术实现要素：

本发明概念的方面提供具有时钟生成和控制技术的半导体器件和系统，该时钟生成和控制技术能够通过在降低用于操作集成电路的时钟信号所需的裕度的同时克服与pvt对应的局部变化和全局变化来改进集成电路的性能和降低其功耗。

本发明概念的方面还提供能够考虑与pvt对应的局部变化和全局变化来监视集成电路的性能的半导体器件和系统。

根据本发明概念的方面，一种半导体器件可以包括设置在第一位置处且配置为生成第一振荡信号的第一环形振荡器。第二环形振荡器设置在第二位置处且配置为生成第二振荡信号，其中第一位置比第二位置更靠近运算电路的第一逻辑电路，且第二位置比第一位置更靠近运算电路的第二逻辑电路。检测电路可以配置为通过对第一振荡信号和第二振荡信号执行预定逻辑运算而生成第一时钟信号。校准电路可以配置为通过从检测电路接收第一时钟信号并且对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制，来生成用于操作运算电路的第二时钟信号。

根据本发明概念的另一方面，一种半导体器件可以包括以上述方式相对于第一逻辑电路和第二逻辑电路设置的上述第一环形振荡器和第二环形振荡器。检测电路可以配置为基于第一振荡信号和第二振荡信号生成反映运算电路的局部变化的第一时钟信号。校准电路配置为从检测电路接收第一时钟信号并在第一时钟信号中反映生产工艺参数、电源电压和温度(pvt)对应的全局变化，以生成用于操作运算电路的第二时钟信号。

根据本发明概念的又一方面，一种半导体器件可以包括以上述方式相对于第一逻辑电路和第二逻辑电路设置的上述第一环形振荡器和第二环形振荡器。锁相环(pll)设置在运算电路中的第三位置处，且配置为生成pll时钟信号。检测电路配置为对第一振荡信号、第二振荡信号和pll时钟信号执行预定逻辑运算，以生成用于操作运算电路的时钟信号。

根据本发明概念的另外方面，提供了一种半导体系统，包括：第一关键路径复制，配置为通过反映与运算电路中的第一逻辑电路相关联的第一条件而生成第一振荡信号；第二关键路径复制，配置为通过反映与运算电路中的第二逻辑电路相关联的第二条件而生成第二振荡信号；监视控制电路，配置为生成用于选择第一关键路径复制的第一关键路径复制选择信号，将所生成的第一关键路径复制选择信号提供到第一关键路径复制，生成用于选择第二关键路径复制的第二关键路径复制选择信号，以及将所生成的第二关键路径复制选择信号提供到第二关键路径复制；以及检测电路，配置为从监视控制电路接收第一关键路径复制选择信号和第二关键路径复制选择信号，并且对第一振荡信号、第二振荡信号、第一关键路径复制选择信号和第二关键路径复制选择信号执行预定逻辑运算以生成用于监视运算电路的监视信号。

在本发明概念的又一方面中，一种用于控制集成电路中的时钟的方法可以涉及分别使用n个环形振荡器生成n个振荡信号，其中n个环形振荡器分别设置得最靠近集成电路的n个逻辑电路中不同的一个逻辑电路。可以生成具有最初匹配n个振荡信号当中最慢的振荡频率的频率的时钟信号。可以响应于使用关键路径复制电路的信号定时测试来调整时钟信号的频率。具有调整的频率的时钟信号可以用于控制集成电路的n个逻辑电路。

应当注意本发明概念的方面不限于该发明内容部分的方面。本发明概念的其他方面将从以下描述对本领域技术人员显而易见。

附图说明

本发明概念的上述及其他方面和特征将通过参考附图详细描述其示例实施例而变得更明显，在附图中相同的附图标记表示相同的组件或功能，在附图中：

图1是图示根据本发明概念的实施例的半导体系统的示意图；

图2是图示根据本发明概念的实施例的半导体器件的示意图；

图3是图示根据本发明概念的实施例的示例环形振荡器的示意图；

图4是图示根据本发明概念的实施例的检测电路的示意图；

图5是图示根据本发明概念的实施例的半导体器件的示意图；

图6是图示根据本发明概念的实施例的关键路径复制电路的示意图；

图7是图示根据本发明概念的实施例的生成和控制半导体器件中的时钟的方法的流程图；

图8是图示根据本发明概念的实施例的半导体系统的示意图；

图9a是图示根据本发明概念的实施例的半导体器件的示意图；

图9b示出了可以在图9a的半导体器件中使用的检测电路的示例配置；

图10是图示根据本发明概念的实施例的半导体系统的示意图；

图11是图示根据本发明概念的实施例的监视电路的示意图；以及

图12是图示根据本发明概念的实施例的监视电路的检测电路的示意图。

具体实施方式

在下文中，将参考图1至图12描述根据本发明概念的某些示例实施例的半导体器件。

图1是图示根据本发明概念的实施例的半导体系统1的示意图。半导体系统1包括多个逻辑电路20a、20b、20c和20d以及时钟生成电路10。以下，半导体系统1可以可互换地称为运算电路1或者集成电路(ic)1。

多个逻辑电路20a至20d可以包括用于执行运算电路1需要的任意功能或者任务的逻辑元件或逻辑小单元(logiccell)。例如，多个逻辑电路20a至20d可以包括每个由多个晶体管和可选的其他电路元件(例如，电容器、电阻器等)组成的逻辑器件。

在本实施例中，多个逻辑电路20a至20d可以设置在运算电路1中的不同位置处。考虑图1为运算电路1的平面图，时钟生成电路10设置在中心区域且逻辑电路20a-20d设置在中心区域外部。例如，逻辑电路20a和20c设置在运算电路1的左侧上的区域中，并且逻辑电路20b和20d可以设置在运算电路1的右侧上的区域中。在另一示例布局中，逻辑电路20a和20b可以设置在位于时钟生成电路10或者运算电路1上方的区域中，并且逻辑电路20c和20d可以设置在位于时钟生成电路10或者运算电路1下方的区域中。在另外的布局中，时钟生成电路不处于中心，和/或更多或者更少的逻辑电路20位于接近于时钟生成电路10。

时钟生成电路10生成用于操作运算电路1的时钟信号clk。在实施例中，时钟生成电路10包括多个环形振荡器(ro)110a、110b、110c和110d以及时钟控制电路100。

多个环形振荡器110a至110d生成振荡信号，并将生成的振荡信号提供给时钟控制电路100。例如，多个环形振荡器110a至110d可以包括奇数个反相门并且可以通过反相门的方式生成振荡信号。从输出到输入的反馈创建振荡。将在下面参考图3描述用于环形振荡器110a至110d的一个示例配置的具体结构。

根据本发明概念，环形振荡器110a至110d可以设置在运算电路1中的不同位置处，并且每个与不同逻辑电路20邻近。也就是，ro110a-110d中的每一个设置为最靠近逻辑电路20a-20d中的不同的一个。以该方式，由每个ro输出的信号的振荡频率反映最近(例如邻近)的逻辑电路的局部环境(就pvt而言)。例如，环形振荡器110a可以设置在与逻辑电路20a邻近的点(即，位置)处，并且环形振荡器110b可以设置在与逻辑电路20b邻近的点处。此外，环形振荡器110c可以设置在与逻辑电路20c邻近的点处，并且环形振荡器110d可以设置在与逻辑电路20d邻近的点处。例如，如果ro110a和110b是相同设计，且具有以同样方式设置的内部延迟，则ro110a和110b当以相同环境温度和电源电压(假定ro之间的最小工艺变化)操作时将输出具有相同频率的振荡信号。然而，如果由于逻辑电路20a比逻辑电路20b耗散更多功率，而ro110a周围的局部温度高于ro110b周围的局部温度，则由ro110a输出的信号频率可以低于ro110b的。如果环形振荡器(和逻辑电路)接收彼此不同的电源电压，则可能发生不同ro输出频率的类似效果。注意到，工艺变化的效果可以典型地更全局而非局部，且可能不导致ro110a-110d当中的信号频率输出的很大差异。

时钟控制电路100从设置在不同位置处的多个环形振荡器110a至110d接收振荡信号。此外，时钟控制电路100对振荡信号执行预定逻辑运算(以下描述其示例)以生成反映运算电路1的全局变化和局部变化的时钟信号clk。由时钟控制电路100生成的时钟信号clk可以操作多个逻辑电路20a至20d。简要地解释，给定运算电路1的当前pvt状态，时钟信号clk可以以确定为对于最高处理速度适当(例如，为了避免逻辑电路中的定时误差)和/或最优的频率生成。参考图2描述示例时钟控制电路100的操作。

图2是图示根据本发明概念的实施例的示例时钟生成电路10的示意图。(时钟生成电路10也是根据发明概念的半导体器件的示例。)时钟生成电路10至少包括上述的环形振荡器110a和110b以及时钟控制电路100。为了说明的清楚，以下解释使用至少两个环形振荡器110a和110b的操作(其中，比如ro110c和110d的附加ro可选地包括在图2中的ro110a和110b之间)。总的来说，时钟生成电路10包括至少两个ro，但是ro的数目可以由设计者设定且可以取决于设计者希望使用ro监视和反映运算电路1内的多少逻辑电路区域。以下描述可相同地应用于在时钟生成电路10内仅单个ro或者至少三个ro的使用。

如参考图1描述的，环形振荡器110a至110d设置在运算电路1中的不同点处。共同地参考图1和图2，第一环形振荡器110a设置在与运算电路1的第一逻辑电路20a邻近的第一点处，并且配置为生成第一振荡信号ro_out1。第二环形振荡器110b设置在与运算电路1中的第二逻辑电路20b邻近且不同于第一点的第二点处，并且配置为生成第二振荡信号ro_out2。

时钟控制电路100可以包括检测电路120、校准电路130和关键路径复制(criticalpathreplica，cpr)电路140。

检测电路120基于从第一环形振荡器110a输出的第一振荡信号ro_out1和从第二环形振荡器110b输出的第二振荡信号ro_out2，生成反映局部变化的第一时钟信号clk0。(如果ro110c和110d包括在图2的时钟生成电路10内，则它们可以输出第三振荡信号ro_out3和第四振荡信号ro_out4到检测电路120，检测电路120反过来也基于这些信号生成第一时钟信号clk0。)例如，检测电路120可以以匹配第一振荡信号ro_out1和第二振荡信号ro_out2当中的最低振荡频率的时钟频率提供第一时钟信号clk0。假定，例如，温度在ro110a附近局部地高，以使得邻近ro110a的逻辑电路20a可能以相对低的时钟频率最好地操作以保证最小定时误差。在该情况下，ro110a的振荡频率相对低，反映逻辑电路20a的局部环境(因为ro110a固有地输出具有与ro110a的操作温度正相关的频率的振荡信号)。时钟控制电路100(通过以下解释的检测电路120、校准电路130和cpr电路140)此后可以以相对低的频率提供输出时钟信号clk以保证逻辑电路20a的无误差操作。另一方面，如果没有ro反映局部地高温度，则时钟控制电路100可以以相对高的时钟频率输出时钟信号clk且由此优化运算电路1的性能(例如，伴随着较高时钟速度处理速度较快)。

这里，局部变化例如是指取决于半导体电路中的位置的变化，即使在统一工艺条件下制造半导体电路。(伴随着统一工艺条件，运算电路1的不同逻辑电路之间的工艺变化可以最小化且可以不是逻辑电路之间的过度的性能变化的原因)。例如，当在半导体电路中的第一点处的温度显著不同于在半导体电路中的第二点处的温度时，位于第一点处的逻辑电路和位于第二点处的逻辑电路可以具有不同性能和特性。作为另一示例，位于半导体电路中即时发生电压降的点处的逻辑电路可以具有与位于另一点处的逻辑电路不同的性能和特性。

检测电路120可以通过对第一振荡信号ro_out1和第二振荡信号ro_out2执行预定逻辑运算来生成第一时钟信号clk0。例如，在第一操作模式下，检测电路120可以从第一振荡信号ro_out1和第二振荡信号ro_out2当中跟踪最慢振荡(或者跟踪第一振荡信号ro_out1和第二振荡信号ro_out2中的最慢转换)。例如，在第二操作模式下，检测电路120可以以仅匹配第一振荡信号ro_out1和第二振荡信号ro_out2中最慢的一个的频率输出时钟信号(或者可以输出仅第一振荡信号ro_out1和第二振荡信号ro_out2之一的转换)。

校准电路130从检测电路120接收第一时钟信号clk0并从cpr电路140接收结果信号res。基于res信号，校准电路130在第一时钟信号clk0中反映与生产工艺参数、电源电压和温度(pvt)对应的全局变化以生成用于操作运算电路1的第二时钟信号clk。例如，如后面相对于图7解释的，基于res信号，第二时钟信号clk的频率可以降低到第一时钟信号clk0的初始频率以下。如果cpr电路140内的全局模拟测试指示如果时钟速度不降低到第一时钟信号clk0的初始频率以下则会发生关键路径中的定时误差，那么可以保证这种时钟频率降低。

这里，全局变化是指根据生产工艺参数、电源电压和温度在半导体电路中发生的变化。例如，当供应到半导体电路的电压增大时，半导体电路的操作频率通常也增大。半导体电路的性能和特性的改变强烈地受pvt影响。

进一步具体地，通过对第一环形振荡器110a和第二环形振荡器110b执行延迟控制，校准电路130可以生成用于操作运算电路1的第二时钟信号clk。这里，延迟控制是指将反映局部变化的第一时钟信号clk0的延迟匹配运算电路1的环境的任务。为此，校准电路130可以将延迟控制信号dc提供到第一环形振荡器110a和第二环形振荡器110b。延迟控制信号dc控制第一环形振荡器110a的内部延迟，且由此控制振荡输出信号的频率，其中较高延迟导致较慢的振荡频率。

此外，校准电路130可以将用于仅使能第一环形振荡器110a和第二环形振荡器110b之一的使能信号en提供到第一环形振荡器110a和第二环形振荡器110b。(图2示出了分别应用于ro110a、ro110b的不同使能信号en1、en2。)

另外，校准电路130可以将环形振荡器选择信号ro_sel提供到检测电路120，且可以从以第二操作模式操作的检测电路120接收由使能信号en使能的环形振荡器的输出。

关键路径复制电路140从检测电路120接收第一时钟信号clk0，并校验第一时钟信号clk0是否在多个预定关键路径中生成定时误差。

关键路径复制电路140通过多个预定关键路径复制(cpr)的方式确定第一时钟信号clk0是否具有定时误差，且每一个关键路径复制(cpr)对应于利用与其当前状态下的运算电路1的pvt条件对应的关键路径的复制电路。例如，cpr可以是运算电路1内的特定逻辑电路的复制，以使得可以经由测试cpr执行该逻辑电路的性能模拟。可以假定运算电路1内的cpr和实际逻辑电路具有在其间的最小工艺变化，因为它们被一起制造(即使工艺效果逐芯片和逐批次等变化)。cpr实质上经历与实际逻辑电路相同的环境全局温度，且实质上以与实际逻辑电路相同的电压操作(两者都可以随时间和情况而变化)。因此，以cpr的性能模拟可以反映逻辑电路的全局pvt条件。

根据从校准电路130接收到的控制信号(ctl)，关键路径复制电路140将测试脉冲施加到多个关键路径复制，以确定第一时钟信号clk0是否具有定时误差(或者将由于时钟速度过高而导致cpr内的定时误差)，且然后将确定结果信号tes_out传送到校准电路130。

图3是图示可以用于在这里描述的任何环形振荡器的环形振荡器110的示例的示意图。环形振荡器110可以包括默认振荡周期调整电路112、第一振荡周期调整电路114和第二振荡周期调整电路116。对于环形振荡器110，串行连接的元件之间的延迟可响应于外部施加的延迟控制信号dc调整。指示相对较长延迟的延迟控制信号dc用于生成ro输出信号ro_out的振荡的相对较低频率。注意到，环形振荡器110不同于使用从输出端口回到输入的直接反馈用于产生振荡的许多传统的环形振荡器。

默认振荡周期调整电路112可以包括多个反相门123。默认振荡周期调整电路112通过多个反相门123的方式从输入信号ro_in生成振荡信号，且然后将生成的振荡信号传送到第一振荡周期调整电路114。

在本实施例中，环形振荡器110的输入信号ro_in可以是由检测电路120生成的第一时钟信号clk0的反馈信号。暂时地返回到图2和图3，在第一操作模式下，检测电路120可以通过跟踪第一振荡信号ro_out1和第二振荡信号ro_out2当中的最慢振荡频率来使第一时钟信号clk0能反映局部变化，且然后将生成的第一时钟信号clk0(具有实质上等于跟踪的最慢振荡频率的时钟频率)馈送回到环形振荡器110a和110b。

第一振荡周期调整电路114可以包括多个反相门1142和多路复用器(mux)1144。第一振荡周期调整电路114可以将从默认振荡周期调整电路112接收到的振荡信号的振荡周期调整到第一单元周期。也就是，第一振荡周期调整电路114可以将从默认振荡周期调整电路112接收到的振荡信号的延迟调整到第一单元周期。

为此，第一振荡周期调整电路114可以从校准电路130接收延迟控制信号dc。延迟控制信号dc可以通过多路复用器1144控制第一振荡周期调整电路114，以将振荡周期调整到第一单元周期。

随后，第一振荡周期调整电路114将具有调整到第一单元周期的振荡周期的振荡信号传送到第二振荡周期调整电路116。

第二振荡周期调整电路116可以包括多个反相门1162和多路复用器(mux)1164。

第二振荡周期调整电路116可以将从第一振荡周期调整电路114接收到的振荡信号的振荡周期调整到小于第一单元周期的第二单元周期。也就是，第二振荡周期调整电路116可以将从第一振荡周期调整电路114接收到的振荡信号的延迟调整到第二单元周期。

为此，第二振荡周期调整电路116可以从校准电路130接收延迟控制信号dc。延迟控制信号dc可以通过多路复用器1164控制第二振荡周期调整电路116以将振荡周期调整到第二单元周期。

随后，第二振荡周期调整电路116将具有调整到第二单元周期的振荡周期的振荡信号传送到使能设置电路118。

根据从校准电路130接收到的使能信号en，使能设置电路118可以使能或者禁用已经通过默认振荡周期调整电路112、第一振荡周期调整电路114和第二振荡周期调整电路116的振荡信号的输出。

随后，由使能设置电路118输出的输出信号ro_out可以被传送到检测电路120。

如上所述，环形振荡器110可以实现为能够调整振荡周期的可调整环形振荡器，由此调整输出振荡信号ro_out的频率。

如早先讨论的，根据本发明概念，多个环形振荡器110a至110d(见图1)可以设置在运算电路1的几个点处以生成反映运算电路1的局部变化的时钟信号。用于操作逻辑电路20a至20d的时钟信号的周期可以对于每个点不同。为考虑此，多个环形振荡器110a至110d可以实现为可调整环形振荡器以执行适于每个点的延迟控制。然而，在图1的示例中，相同时钟信号clk应用于每个逻辑电路20a-20d且因此所有逻辑电路20a-20d可以以相同时钟速度操作。如后面关于图7说明的，作为模拟测试的结果可能需要进一步降低时钟速度。在该情况下，环形振荡器中的所选的一个可以通过延迟控制信号dc的方式延迟调整以产生较慢的ro振荡输出信号，该信号然后可以传播通过检测电路120和校准电路130以生成最终的较慢的输出时钟信号clk。在其他实施例中，可以以不同的时钟速度生成多个时钟信号，且每个应用于逻辑电路20a-20d中的不同的一个。这些时钟信号中的每一个可以起源于由相应延迟控制信号dc控制以在唯一频率振荡的环形振荡器110a-110d中的不同的一个。

在本发明概念的一些实施例中，环形振荡器110的第一振荡周期调整电路114的多个反相门1142可以使用与第二振荡周期调整电路116的多个反相门1162相同类型的逻辑门实现。

例如，环形振荡器110的第一振荡周期调整电路114的多个反相门1142可以使用第一类型逻辑门，例如，nand逻辑门123(其中示出的每条输入线分为两条线以提供相同逻辑电平的第一和第二输入，nand门123由此形成not门)实现，且环形振荡器110的第二振荡周期调整电路116的多个反相门1162可以使用第二类型逻辑门，例如，反相器实现。

考虑用于环形振荡器110的其他适当的配置。能够基于反馈信号ro_in提供输出振荡信号ro_out，且具有响应于输入延迟控制信号dc的可调整振荡频率，并由信号en使能的任何配置可以是足够的。

在本发明概念的一些实施例中，多个环形振荡器110a至110d可以使用相同类型的逻辑小单元或者不同类型的逻辑小单元实现。

图4是图示根据本发明概念的实施例的检测电路120的一个示例的示意图。检测电路120可以包括第一逻辑门121、第二逻辑门122、第三逻辑门124和第四逻辑门125。在示出的配置中，检测电路120具有用于处理异步输入的“c-单元(c-element)”设计，其当两个异步输入满足某个标准时维持先前输出状态。示出的检测电路120的c-单元配置足以以匹配多个异步输入信号的最慢振荡频率的频率输出第一时钟频率信号clk0。

第一逻辑门121可以是用于对多个输入信号执行第一逻辑运算，例如and逻辑运算的多输入and逻辑门。第一逻辑门121对第一振荡信号ro_out1和第二振荡信号ro_out2执行第一逻辑运算，并将结果信号传送到第三逻辑门124。

第二逻辑门122可以是用于对多个输入信号执行第二逻辑运算，例如，or逻辑运算的多输入or逻辑门。第二逻辑门122对第一振荡信号ro_out1和第二振荡信号ro_out2执行第二逻辑运算，并将结果信号传送到第四逻辑门125。

第三逻辑门124可以是用于对两个输入信号执行第三逻辑运算，例如，or逻辑运算的or逻辑门。第三逻辑门124对第一逻辑门121的输出信号和第四逻辑门125的输出信号执行第三逻辑运算，并传送结果信号作为第一时钟信号clk0。

第四逻辑门125可以是用于对多个输入信号执行第四逻辑运算，例如，and逻辑运算的多输入and逻辑门。第四逻辑门125对第二逻辑门122的输出信号、环形振荡器选择信号ro_sel的反相信号和第三逻辑门124的输出信号执行第四逻辑运算，并将结果信号传送到第三逻辑门124。

这里，环形振荡器选择信号ro_sel是指校准电路130提供到检测电路120以从检测电路120接收由使能信号en使能的环形振荡器的输出的信号。

共同地参考图2和图4，当选择信号ro_sel是第一值，例如，“0”时，检测电路120可以在第一操作模式下跟踪第一振荡信号ro_out1和第二振荡信号ro_out2当中的最慢振荡频率，且可以输出结果信号作为第一时钟信号clk0(以匹配最慢振荡频率的时钟频率)。

因此，第一时钟信号clk0可以反映运算电路1的局部变化。更具体地，第一时钟信号clk0可以通过使用第一振荡信号ro_out1反映第一逻辑电路20a的第一操作环境，且可以通过使用第二振荡信号ro_out2反映第二逻辑电路20b的操作环境。

当选择信号ro_sel是第二值，例如，“1”时，检测电路120可以在第二操作模式下仅传播从由使能信号en使能的环形振荡器输出的振荡信号(即，第一振荡信号ro_out1和第二振荡信号ro_out2之一)。换句话说，在第二操作模式下，第一时钟信号clk0可以具有匹配由使能信号选择的振荡信号ro_out1或者ro_out2的频率的时钟频率。

特别地，校准电路130可以通过使用使能信号en使能第一环形振荡器110a并禁用第二环形振荡器110b，且反之亦然。另外，校准电路130可以通过使用延迟控制信号dc对使能的第一环形振荡器110a执行延迟控制。

在第二操作模式下操作的检测电路120可以将被使能并对其执行延迟控制的第一环形振荡器110a的传播信号作为第一时钟信号clk0输出。

随后，校准电路130可以通过使用使能信号en使能第二环形振荡器110b并禁用第一环形振荡器110a。另外，校准电路130可以通过使用延迟控制信号dc对使能的第二环形振荡器110b执行延迟控制。

在第二操作模式下操作的检测电路120可以将被使能并对其执行延迟控制的第二环形振荡器110b的传播信号作为第一时钟信号clk0输出。

因此，第一时钟信号clk0可以反映与运算电路1的pvt对应的全局变化。

在本发明概念的一些实施例中，通过延迟控制，校准电路130可以将反映局部变化的第一时钟信号clk0的延迟与运算电路1的环境匹配，且然后另外设定用于第一时钟信号clk0的裕度。

图5是用于图示根据本发明概念的实施例的时钟生成电路的示意图。在该示例中，时钟生成电路10'(其是根据本发明概念的实施例的半导体器件)可以通过进一步包括查询表(lut)150而不同于时钟生成电路10。

查询表150可以由校准电路130访问以获得数据。具体地，查询表150可以预先存储关于与一个或多个pvt条件对应的延迟设定的数据。

校准电路130可以从查询表150接收预先存储的数据，且可以基于所接收的数据对第一环形振荡器110a和第二环形振荡器110b执行延迟控制。

在本实施例中，查询表150可以以包括动态随机存取存储器(dram)的易失性存储器实现，或者可以以包括闪存存储器的非易失性存储器实现。

图6是图示根据本发明概念的实施例的示例关键路径复制电路140的示意图。关键路径复制(cpr)电路140可以包括测试脉冲启动(tpl)电路144、关键路径复制电路单元142和定时误差统计(tes)电路146。cpr电路140可以进一步包括根据通过检测电路120接收到的第一时钟信号clk0控制测试脉冲的进程(progress)的第一锁存单元148a和第二锁存单元148b。

tpl电路144生成用于检查第一时钟信号clk0是否具有定时误差的测试脉冲。例如，如果cpr电路140内的多个不同关键路径复制之一基于第一时钟信号clk0的当前时钟频率在定时误差测试失败，则第一时钟信号clk0可以考虑为具有定时误差。

特别地，tpl电路144根据从校准电路130接收到的控制信号ctl生成测试脉冲，并将生成的测试脉冲传送到第一锁存单元148a。测试脉冲通过根据第一时钟信号clk0同步的第一锁存单元148a施加到关键路径复制电路单元142。

关键路径复制电路单元142包括多个关键路径复制142a至142c。这里，关键路径复制142a至142c中的每一个对应于利用对应于其当前状态下运算电路1的pvt条件的关键路径的复制电路。

具体地，第一关键路径复制142a可以反映第一预定条件，即，第一pvt条件。例如，第一关键路径复制142a可以是“借用”从第一角落(corner)提取的关键路径的复制电路。这里，角落可以指工艺角落或者ic1的某个区域。在后一情况下，可以通过提供实质上复制该区域中存在的关键路径电路的电路来“借用”关键路径。

第二关键路径复制142b可以反映第二预定条件，即，第二pvt条件。例如，第二关键路径复制142b可以是借用从第二角落和第三角落提取的关键路径的复制电路。

在本发明概念的一些实施例中，关键路径复制142a至142c的数目可以优化为小于从所有角落提取的关键路径的数目。例如，多个关键路径复制142a至142c可以仅包括从角落提取的关键路径当中的从另外滤波能够满足定时结束条件(timingsignoffcondition)的路径而获得的结果。

关键路径复制电路单元142施加测试脉冲到多个关键路径复制142a至142c，且然后将结果信号通过根据第一时钟信号clk0同步的第二锁存单元148b传送到定时误差统计电路146。

基于通过第二锁存单元148b接收的结果信号，定时误差统计电路146确定第一时钟信号clk0是否在运算电路1中的几个关键路径中生成定时误差，且然后将确定结果信号tes_out传送到校准电路130。

例如，为确定tpl电路144的定时误差，关键路径复制电路140生成例如从“0”到“1”转换的测试脉冲，检查由定时误差统计电路146捕获的值是否是“0”，并当该值不是“0”时确定发生了定时误差。替代的定时误差测试可以使用脉冲的下降沿。

图7是图示根据本发明概念的实施例的生成和控制半导体器件中的时钟的方法的流程图。该方法可以由时钟生成电路10执行，作为重置操作(s701)的一部分，该时钟生成电路10可以输出最初具有与第一振荡信号ro_out1和第二振荡信号ro_out2当中的最慢振荡频率匹配的频率的第一时钟信号clk0。替代地，第一时钟信号clk0跟踪振荡信号ro_out1和ro_out2中的最慢转换。

随后，校准电路130可以通过使用使能信号en选择多个环形振荡器110a至110d之一(s703)。检测电路120然后可以通过所选的环形振荡器的方式生成第一时钟信号clk0(s705)。

接下来，校准电路130通过使用关键路径复制电路140的关键路径复制142a至142c来确定是否发生了第一时钟信号clk0的定时误差(s707)。

另外，当确定发生了第一时钟信号clk0的定时误差时(s707中的y)，校准电路130通过使用延迟控制信号dc控制所选的环形振荡器的延迟(s709)且然后再次执行步骤s705。在图示的示例中，在操作s709中增大延迟以由此减小由所选的ro链输出的振荡信号的频率并且减小第一时钟信号clk0的时钟频率。然而，延迟控制可以减小或者增大由所选的ro链输出的振荡信号的振荡的频率，以由此相应地改变第一时钟信号clk0的时钟频率。

当确定没有发生第一时钟信号的定时误差时(s707中的n)，则校准电路130确定是否已经完成针对其他环形振荡器的所有延迟控制任务(s711)。

当已经完成所有任务(s711中的y)时，校准电路130通过多个环形振荡器110a至110d的方式生成第二(输出)时钟信号clk。

当剩余至少一个任务(s711中的n)时，校准电路130增大索引以选择另一环形振荡器并执行步骤s703。然后，校准电路130通过使用使能信号en选择多个环形振荡器110a至110d中的另一个，并继续进行后续步骤。

图8是图示根据本发明概念的实施例的半导体系统(运算电路)2的示意图。运算电路2包括多个逻辑电路20a至20d，和通过包括锁相环(pll)30而不同于图1的时钟生成电路10的时钟生成电路10”。逻辑电路20a-20d及时钟生成电路10”的其他方面可以与参考图1描述的相同或者类似。因此，逻辑电路20a至20d可以设置在运算电路2中的不同位置处，且多个环形振荡器110a至110d也可以设置在运算电路2中的不同相应位置处。

pll30可以将pll时钟信号pll_clk提供到时钟生成电路10”的时钟控制电路102。时钟控制电路102也可以从多个环形振荡器110a至110d接收振荡信号。

根据运算电路2的操作环境，时钟控制电路102可以适当地对从多个环形振荡器110a至110d接收到的振荡信号和对从pll30接收到的pll时钟信号pll_clk执行切换，以生成用于操作运算电路2的时钟信号clk。

以下，将参考图9a和图9b具体描述时钟控制电路102的操作。

图9a是图示根据本发明概念的实施例的示例时钟生成电路10”的示意图。时钟生成电路10”(其是根据发明概念的半导体器件的另一示例)包括至少两个环形振荡器110a和110b、pll30和时钟控制电路102。为了说明的清楚，将在本实施例中讨论两个环形振荡器110a和110b，但是在该实施例的其他变化中，可以利用多于或者少于两个环形振荡器。时钟控制电路102经由修改的检测电路120'和通过省略cpr电路和校准电路而不同于上述的时钟控制电路100。检测电路120'的示例配置如图9b所示。

如参考图8描述的，多个环形振荡器110a至110d设置在运算电路2中的不同点处。共同地参考图8、图9a和图9b，第一环形振荡器110a设置在与运算电路2中的第一逻辑电路20a邻近的第一点处，且配置为生成第一振荡信号ro_out1。此外，第二环形振荡器110b设置在与运算电路2中的第二逻辑电路20b邻近且不同于第一点的第二点处，且配置为生成第二振荡信号ro_out2。因此，第一振荡信号ro_out1反映第一逻辑电路20a的第一操作环境，且第二振荡信号ro_out2反映第二逻辑电路20b的操作环境。

独立于在运算电路2中设置pll30的位置，pll30生成作为预定频率的振荡信号的pll时钟信号pll_clk。

检测电路120'可以基于从第一环形振荡器110a输出的第一振荡信号ro_out1和从第二环形振荡器110b输出的第二振荡信号ro_out2生成反映局部变化的时钟信号clk，且可以基于pll时钟信号pll_clk生成与局部变化无关的时钟信号clk。

例如，当基于pll时钟信号pll_clk在运算电路2由时钟信号操作的同时在第一逻辑电路20a中发生电压降时，检测电路120'可以基于从第一环形振荡器110a输出的第一振荡信号ro_out1生成时钟信号clk以考虑局部变化。也就是，电压降导致与第一环形振荡器110a最近而在第二环形振荡器110b处没有那么多的局部热耗散。在第一环形振荡器110a处的较高温度导致第一振荡信号ro_out1以比第二振荡信号ro_out2和pll时钟信号pll_clk更低的频率振荡。

为此，检测电路120'可以跟踪第一振荡信号ro_out1、第二振荡信号ro_out2和pll时钟信号pll_clk当中的最慢转换或者振荡。

在本实施例中，由检测电路120'生成的时钟信号clk可以反馈到第一环形振荡器110a和第二环形振荡器110b。

在本发明概念的一些实施例中，检测电路120可以对第一振荡信号ro_out1、第二振荡信号ro_out2和pll时钟信号pll_clk执行预定逻辑运算以生成时钟信号clk。

例如，如图9b所示，检测电路120'可以包括第一逻辑门121、第二逻辑门122、第三逻辑门124和第四逻辑门125。与早先描述的检测电路120的情况一样，检测电路120'示为具有用于处理异步输入的c-单元设计，其当两个输入满足某个标准时维持先前输出状态。具体来说，检测电路120'配置为以实质上匹配三个异步输入信号ro_out1、ro_out2和pll_clk当中的最低振荡频率的频率输出时钟信号clk。

特别地，第一逻辑门121可以是用于对多个输入信号执行第一逻辑运算，例如，and逻辑运算的多输入and逻辑门。第一逻辑门121对第一振荡信号ro_out1、第二振荡信号ro_out2和pll时钟信号pll_clk执行第一逻辑运算，并将结果信号传送到第三逻辑门124。

第二逻辑门122可以是用于对多个输入信号执行第二逻辑运算，例如，or逻辑运算的多输入or逻辑门。第二逻辑门122对第一振荡信号ro_out1、第二振荡信号ro_out2和pll时钟信号pll_clk执行第二逻辑运算，并将结果信号传送到第四逻辑门125。

第三逻辑门124可以是用于对两个输入信号执行第三逻辑运算，例如，or逻辑运算的or逻辑门。第三逻辑门124对第一逻辑门121的输出信号和第四逻辑门125的输出信号执行第三逻辑运算，并传送结果信号作为时钟信号clk。

第四逻辑门125可以是用于对两个输入信号执行第四逻辑运算，例如，and逻辑运算的and逻辑门。第四逻辑门125对第二逻辑门122的输出信号和第三逻辑门124的输出信号执行第四逻辑运算，并将结果信号传送到第三逻辑门124。

图10是用于图示根据本发明概念的实施例的半导体系统(运算电路)3的示意图。运算电路3包括逻辑电路20a至20d、时钟生成电路10”'和监视电路40。

监视电路40是用于监视运算电路3根据与pvt对应的全局变化和局部变化的实际性能的电路。通过监视电路40的方式监视运算电路3，可以跟踪用于在各种条件下操作运算电路3的最小条件并进一步促进提供给运算电路3的时钟信号的电源电压或者频率的调整。

图11是图示根据本发明概念的实施例的用于监视电路40的示例配置的示意图。监视电路40(其是根据本发明概念的实施例的另一半导体器件)可以包括监视控制电路400、检测电路410和计数器420。

监视电路40可以使用已经参考图6描述的多个关键路径复制142a和142b。这里，关键路径复制142a至142c对应于按原样利用与运算电路3的pvt条件对应的关键路径的复制电路。为了说明的清楚，在本实施例中提供两个关键路径复制142a和142b，但是本发明概念不限于此。

仍如图6所示，第一关键路径复制142a可以反映第一预定条件，即，第一pvt条件。例如，第一关键路径复制142a可以是利用从第一角落提取的关键路径的复制电路。

第二关键路径复制142b可以反映第二预定条件，即，第二pvt条件。例如，第二关键路径复制142b可以是利用从第二角落和第三角落提取的关键路径的复制电路。

在本发明概念的一些实施例中，关键路径复制142a至142c的数目可以优化为低于从所有角落提取的关键路径的数目。例如，多个关键路径复制142a至142c可以仅包括在从角落提取的关键路径当中从另外滤波能够满足定时结束条件的路径而获得的结果。

监视控制电路400生成用于选择第一关键路径复制142a的第一关键路径复制选择信号cpr_sel1，并将生成的第一关键路径复制选择信号cpr_sel1传送到第一关键路径复制142a。此外，监视控制电路400生成用于选择第二关键路径复制142b的第二关键路径复制选择信号cpr_sel2，并将生成的第二关键路径复制选择信号cpr_sel2传送到第二关键路径复制142b。

监视控制电路400进一步将第一关键路径复制选择信号cpr_sel1和第二关键路径复制选择信号cpr_sel2传送到检测电路410。

检测电路410从监视控制电路400接收第一关键路径复制选择信号cpr_sel1和第二关键路径复制选择信号cpr_sel2，并对第一振荡信号cpr_out1、第二振荡信号cpr_out2、第一关键路径复制选择信号cpr_sel1和第二关键路径复制选择信号cpr_sel2执行预定逻辑运算以生成用于监视运算电路3的监视信号mon_out。

在本实施例中，由检测电路410生成的输出信号clk1可以反馈到第一关键路径复制142a和第二关键路径复制142b。计数器420是任意种类的统计逻辑。例如，计数器420可以对输出信号clk1进行计数，并且计数器420的输出将用于生成监视信号mon_out。监控信号mon_out的实现方式不限于特定形式。

图12是图示根据本发明概念的实施例的监视电路40的示例检测电路410的示意图。检测电路410可以包括第一逻辑门411、第二逻辑门412、第三逻辑门414和第四逻辑门415。

第一逻辑门411可以是用于对多个第一信号执行第一逻辑运算，例如，and逻辑运算的多输入and逻辑门。第一逻辑门411对多个第一信号执行第一逻辑运算并将结果信号传送到第三逻辑门414。

第二逻辑门412可以是用于对多个第二信号执行第二逻辑运算，例如，or逻辑运算的多输入or逻辑门。第二逻辑门412对多个第二信号执行第二逻辑运算，且将结果信号传送到第四逻辑门415。

第三逻辑门414可以是用于对两个输入信号执行第三逻辑运算，例如，or逻辑运算的or逻辑门。第三逻辑门414对第一逻辑门411的输出信号和第四逻辑门415的输出信号执行第三逻辑运算，并传送结果信号作为时钟信号clk。

第四逻辑门415可以是用于对两个输入信号执行第四逻辑运算，例如，and逻辑运算的多输入and逻辑门。第四逻辑门415对第二逻辑门412的输出信号和第三逻辑门414的输出信号执行第四逻辑运算，并将结果信号传送到第三逻辑门414。

这里，多个第一信号包括通过对第一振荡信号cpr_out1和第一关键路径复制选择信号cpr_sel1的反相信号执行第五逻辑运算，例如，or逻辑运算而获得的输出信号，并且包括通过对第二振荡信号cpr_out2和第二关键路径复制选择信号cpr_sel2的反相信号执行第五逻辑运算而获得的输出信号。

多个第二信号包括通过对第一振荡信号cpr_out1和第一关键路径复制选择信号cpr_sel1执行第六逻辑运算，例如，and逻辑运算而获得的输出信号，并且包括通过对第二振荡信号cpr_out2和第二关键路径复制选择信号cpr_sel2执行第六逻辑运算而获得的输出信号。

根据本发明概念的上述各种实施例，可以在降低用于操作半导体电路的时钟信号所需的裕度的同时，克服与pvt对应的全局变化和局部变化，由此改进半导体电路的性能并且降低其功耗。

虽然在这里描述的本发明概念已经参考其示例实施例特别地示出和描述，本领域普通技术人员将理解可以在其中做出形式和细节的各种改变而不脱离如以下权利要求及其等效所定义的要求保护的主题的精神和范围。