专利名称：同步数字体系系统时钟及产生方法
技术领域：
本发明涉及一种SDH(Synchronous Digital Hierarchy光同步数字传输体系)系统时钟及产生方法。在SDH设备中，时钟的重要性是不言而喻的。SDH系统时钟必须满足ITU-T G.813建议所规定。SDH系统时钟由时钟产生单元产生，在正常情况下跟踪参考源时钟，当参考源丢失或质量下降到一定程度时进入保持模式或自由振荡模式。其中ITU-T G.813要求SDH设备时钟工作在自由振荡模式时频率准确度优于±4.6ppm，在保持模式时相位误差小于
图1所示标准。在这两种情况下时钟产生单元都需要一个高质量的振荡器提供一个稳定、精确的时钟参考。在现有技术下，此振荡器价格昂贵并且容易失效，是当前时钟技术发展的一个瓶颈。
图2是一个现有的SDH设备的示意图，该系统由SDH系统时钟、线路单元、交叉单元、控制单元等组成，其中SDH系统时钟仅包括一个独立的时钟产生单元，系统时钟同时给其他单元提供时钟实现同步交换。
时钟产生单元主要包括锁相环和与锁相环配套使用的振荡器。如图3所示，锁相环包括一个系统时钟分频器、一个参考源检测分频器、一个鉴相器和一个低通滤波器。系统在正常情况下跟踪参考源时钟，当参考源丢失或质量下降到一定程度时进入保持模式或自由振荡模式。参考源检测分频器对参考源时钟进行检测，并将参考源时钟分频送到鉴相器；系统时钟分频器对系统时钟进行分频送到鉴相器；鉴相器对参考源和系统时钟分频后的时钟进行比较，提取其相位差送给低通滤波器；低通滤波器将鉴相器输出的相位差滤波后控制振荡器输出系统时钟频率。这样锁相环实现了时钟频率的锁定功能。同时低通滤波器还具有保存锁相数据的功能，在参考源丢失或质量下降到一定程度时利用保存数据控制振荡器输出(即保持模式)或控制振荡器进入自由振荡模式。
在上述方案中，整个SDH系统时钟仅由一个振荡器产生，没有备份和保护，而能够达到G.813所要求的振荡器设计生产难度较大、工艺复杂，容易失效并且价格昂贵。而一旦此振荡器失效必然造成业务中断、整个设备无法正常工作，但选择性能更稳定的振荡器则会造成成本的急剧上升，此振荡器已成为设备中影响可靠性和稳定性的“最短的木板”。
图4所示是现有技术的另一个方案。与前一个方案相比，SDH系统时钟包括时钟产生单元A、时钟产生单元B两个装置，时钟产生单元A和时钟产生单元B互为主备，同时提供时钟，当系统主时钟失效时自动切换到备时钟继续工作。其时钟产生单元的结构和工作方式同第一个方案基本相同。为了保护时钟，防止振荡器失效，本方案采用两个完全独立的时钟产生单元同时工作，所有器件均为1+1备份，大大增加了设备的成本，同时提高了对空间的需求，不利于实现系统的高集成度。
本发明的目的是提供一种带有双振荡器的SDH系统时钟，可以克服本发明的目的是这样实现的构建一种SDH系统时钟，包括一个锁相环，根据参考源控制输出的时钟频率；主振荡器，根据锁相环的输出信号输出系统时钟信号；备振荡器，作为主振荡器的备份，根据锁相环的输出信号输出系统时钟信号；较优地，还包括一个检测选择器，与所述主振荡器、备振荡器的输出相连接，用于检测两路时钟的好坏，在正常情况下选择主振荡器输出时钟作为系统时钟输出，在主振荡器输出时钟不可用时选择备振荡器输出时钟作为系统时钟输出。
所述主振荡器为高精度振荡器，备振荡器为普通振荡器。
所述锁相环包括参考源检测分频器，对输入的参考源频率进行检测和输出；系统时钟分频器，将输入的系统输出时钟分频输出；鉴相器，与参考源检测分频器和系统时钟分频器的输出相连接，用于对参考源的频率和输出时钟频率进行比较输出相位差；低通滤波器，与鉴相器相连接，用于根据相位差输出时钟频率锁定的控制信号；或者在参考源丢失或质量下降到一定程度时，根据保存的相位差数据输出保持模式控制信号，或输出自由振荡模式控制信号。
一种产生同步数字体系系统时钟的方法，主备振荡器同时输出时钟到检测选择器，所述检测选择器检测所述两路时钟，在正常情况下选择所述主振荡器输出时钟作为系统时钟输出，在主振荡器输出时钟不可用时选择所述备振荡器输出时钟作为系统时钟输出。
本发明因为采用了上述方案，增加备振荡器对主振荡器的保护，使得在增加成本和空间都很少的情况下，可以在主振荡器失效时进行切换，替代主振荡器输出时钟，大大降低系统对主振荡器的依赖和要求，提高了系统的可靠性。图1是SDH系统时钟性能标准图；图2是现有技术第一方案的SDH系统示意图；图3是现有技术第一方案的SDH系统时钟结构图；图4是现有技术第二方案的SDH系统示意图；图5是本发明的一个实施例示意图；图6是本发明第二实施例示意图；图7是本发明第三实施例示意图。下面结合附图和实施例对本发明作进一步阐述。
本发明的SDH设备由时钟产生单元、线路单元、交叉单元、控制单元等组成，其中SDH系统时钟仅由一个独立的时钟产生单元提供，系统时钟同时送给其他单元实现同步交换。
时钟产生单元由如图5所示的电路组成，包括一个系统时钟分频器、一个参考源检测分频器、一个鉴相器、一个低通滤波器、一个检测选择器、一个主振荡器和一个备振荡器。系统时钟分频器对系统时钟进行分频送到鉴相器；参考源检测分频器对参考源时钟进行检测，并将参考源时钟分频送到鉴相器；鉴相器对参考源和系统时钟分频后的时钟进行比较，提取其相位差送给低通滤波器；低通滤波器将鉴相器输出的相位差滤波控制振荡器输出，实现时钟频率锁定功能，同时低通滤波器具有保存锁相数据功能，在参考源丢失或质量下降到一定程度时利用保存数据控制振荡器输出(保持模式)或控制振荡器进入自由振荡模式。主振荡器为高精度振荡器，其输出符合G.813建议要求；备振荡器可以是普通振荡器，能够实现频率的锁定功能；主备振荡器同时输出时钟给检测选择器，检测选择器检测两路时钟的好坏，在正常情况下选择主振荡器输出时钟作为系统时钟输出，在主振荡器输出时钟不可用时选择备振荡器输出时钟作为系统时钟输出。
由于SDH设备实际运行时绝大部分处于跟踪模式，备振荡器可以选择能够实现正常频率跟踪的普通振荡器，这种振荡器设计简单、工艺成熟、业界使用量大，相对于高精度的主振荡器失效率低、体积小、价格低廉。实现在成本和空间都增加很小的情况下，减少设备对高精度振荡器的依赖，大大提高系统的可靠性和稳定性。
图6是本发明的另外一个实施例。与前一方案相比，其锁相环的实现方式略有不同。通过在低通滤波器和检测选择器之后引入DDS(Direct DigitalSynthesis直接数字频率合成设备)装置，输出系统时钟信号。其中的检测选择器选择主备振荡器输出时钟之一作为参考时钟提供。
图7是采用单芯片取代方案一的锁相环，主备振荡器与检测选择器连接，检测选择器与时钟芯片相连接，检测选择器选择主备振荡器输出时钟之一作为参考时钟提供给时钟芯片，时钟芯片根据参考源和参考时钟信号控制输出系统时钟信号。
权利要求
1.一种同步数字体系系统时钟，包括一个锁相环，根据参考源控制输出的时钟频率；其特征在于还包括主振荡器，根据锁相环的输出信号输出系统时钟信号；备振荡器，作为主振荡器的备份，根据锁相环的输出信号输出系统时钟信号。
2.根据权利要求1所述的系统时钟，其特征在于还包括一个检测选择器，与所述主振荡器、备振荡器的输出相连接，用于检测两路时钟的好坏，在正常情况下选择主振荡器输出时钟作为系统时钟输出，在主振荡器输出时钟不可用时选择备振荡器输出时钟作为系统时钟输出。
3.根据权利要求1或2所述的系统时钟，其特征在于所述主振荡器为高精度振荡器，备振荡器为普通振荡器。
4.根据权利要求1所述的系统时钟，其特征在于所述锁相环包括参考源检测分频器，对输入的参考源频率进行检测和输出；系统时钟分频器，将输入的系统输出时钟分频输出；鉴相器，与参考源检测分频器和系统时钟分频器的输出相连接，用于对参考源的频率和输出时钟频率进行比较输出相位差；低通滤波器，与鉴相器相连接，用于根据相位差输出时钟频率锁定的控制信号；或者在参考源丢失或质量下降到一定程度时，根据保存的相位差数据输出保持模式控制信号，或输出自由振荡模式控制信号。
5.根据权利要求4所述的系统时钟，其特征在于所述锁相环还包括一个直接数字频率合成DDS装置，与所述低通滤波器和检测选择器的输出相连接，根据低通滤波器的控制信号和参考时钟信号输出系统时钟信号。
6.根据权利要求1或2所述的系统时钟，其特征在于所述锁相环是一个时钟芯片，根据参考源和参考时钟信号控制输出系统时钟信号。
7.一种产生同步数字体系系统时钟的方法，其特征在于主备振荡器同时输出时钟到检测选择器，所述检测选择器检测所述两路时钟，在正常情况下选择所述主振荡器输出时钟作为系统时钟输出，在主振荡器输出时钟不可用时选择所述备振荡器输出时钟作为系统时钟输出。
全文摘要
本发明公开了一种SDH系统时钟及其产生方法，包括一个锁相环，根据参考源控制输出的时钟频率；主振荡器，根据锁相环的输出信号输出系统时钟信号；备振荡器，作为主振荡器的备份，根据锁相环的输出信号输出系统时钟信号。本发明因为采用了上述方案，增加备振荡器对主振荡器的保护，使得在增加成本和空间都很少的情况下，可以在主振荡器失效时进行切换，大大降低系统对主振荡器的依赖和要求，提高了系统的可靠性。
文档编号H03L7/06GK1592112SQ0315761
公开日2005年3月9日 申请日期2003年8月29日 优先权日2003年8月29日
发明者伍斌, 季魁文, 陈海华 申请人:华为技术有限公司