专利名称：：数字时钟划分电路的制作方法
技术领域：
：本发明涉及用于划分时钟信号的逻辑电路，使得节点上的输出在每时钟周期可改变少于一次。
背景技术：
：大多数数字逻辑电路需要时钟信号以与其他电路协同操作。在现代通信中尤为如此，其中信号采样、信道反馈参数以及用于对所传输消息解扩和解码的信息都高度依赖设备中的精确定时。在通信领域中，从模拟到数字的转换通常描述为移动转换器(用于发射的模拟到数字，以及用于接收的数字到模拟)尽可能地接近天线，接近意味着在电子路径意义中。随着电子子系统已经变得数字化，它们曰益与装配式电路芯片集成。单纯的互补金属氧化物半导体(CMOS)处理正成为用于越来越多的应用的标准平台，该应用包括用于射频(RF)通信的硬件。随着工程师们学着更精确地操纵晶片制造，CMOS硅处理的线宽继续缩小。其导致单个芯片上更密集装配的设备，其增加电子学速度，同时减小实现电子装置的物理大小并且减少芯片成本。RFASIC中的一个电子学瓶颈是在小于由高频振荡器输出的频率的频率的时钟信号的生成。在任一单独电子设备中的许多不同的处理为了无缝实时通信而必须同步地操作，该处理例如移动台的采样和解码处理。因此希望单个系统时钟维持不同子电路中的同步操作，尽管那些子电路可以以不同的时钟速度操作。通过为那些在小于振荡器频率的频率操作的子电路划分(divide)系统时钟信号而获得同步操作。例如，在2000年6月2日公开的共有国际专利公开号WO00/31885和无线通信系统中相关RF信号处理，描述了一种用于划分合成器信号的划分器(divider)，使得所接收的混合信号对应于所选择的频率接收带。该参考文献在此并入作为参考用于本发明的特定适当环境，如下文所描述。例如，4GHz合成器可以通过分别以二或四划分而使得同一接收器能够接收2GHz频带或者1GHz频带中的传输。在同一系统的传输期间，所公布的应用描述了用于划分器的类似功能。在本领域中已知模拟划分器，但其占据较大物理空间并且占用大量功率，这两点对于移动技术设备为而言是不利的。它们经常要求作用一些偏压，并且通常对处理偏差更敏感。相反地，传统的数字划分器遭遇信号不对称，其中时钟信号划分器具有相位不平衡的(平衡为匹配的或者相反的相位)输出。数字时钟划分器还具有展现的高噪声、具有信号处理中强加的延迟以及与其他更多处理强度电路相比通常占用较大电流。出于上述原因，时钟划分继续代表"数字革命"中的瓶颈。一种用于数字地划分时钟信号的周知的现有技术电路20示于图1中。时钟信号22驱动计时(clocked)存储元件24(CME)。CME24位于具有反相器28的数据回路26中。沿着数据回路26的第一输出节点30和第二输出节点32分别用30和32标注。CME是例如触发器电路，其中时钟脉冲的上升沿致使存储在触发器中的数据位被输出，以及同一时钟脉冲的下降沿致使下一数据位被输入并且存储在其中。反相器是一种简单的逻辑门，通常经由晶体管以CMOS实施。指示符"M，，表示存储在图1的CME24中的数据位。假设高数据状态和低数据状态分别是1和0，存储在CME24中的初始数据位(例如，跟着时钟的第一下降沿)为高(1)。在时钟的下一上升沿上，高位(1)从CME24输出并且位于第一输出节点30,并且被输入到反相器28,在该处其改变为低(0)并且被输出以位于第二输出节点32。在时钟的下一下降沿处，低位(0)从第二节点32输入到CME24，并且第一节点30和第二节点32处的位保持不变。在时钟的下一上升沿处，来自CME24的低数据位(0)被输出到第一节点30，并且也在反相器28处反相以作为高位(1)位于第二节点32处。下文的真值表示出了上述结果并且明确了第一节点或者第二节点上的输出是以时钟信号速率的一半。通过使用多个计时存储元件24,划分系数可以从2增加到任何2的倍数(即4、6、8...)。奇数划分(如3、5、7等)可以通过使用更复杂的反馈逻辑而获得。然而，图1的电路具有固有缺陷。随着时钟脉沖的每个上升沿，在具有反相器28的反相节点30中有延迟，导致第一节点和第二节点(30和32)处的输出彼此异相。即时钟的第一上升沿将第一节点从O改变为1，并且第二上升沿将第一节点从1改变为0;等等。所以输入时钟的两个上升沿仅产生输出时钟处的一个上升沿(0到1)，其意味着输出时钟被以2划分。<table>tableseeoriginaldocumentpage9</column></row><table>本领域所需要的是用于数字地划分时钟信号的一种电路和方法，其噪声低、功耗低、适合于以任意分数对时钟信号进行划分，并且其保持电路的各种输出之间的相位关系。如果电路在移动通信的实时信号处理中没有强加电路延迟的情况下操作，以及如果其由已经使用的和容易制造的电路器件制成，则这种电路将尤其有益
发明内容本发明的一个方面是一种数字地划分时钟信号的方法。在该方法中，至少第一和第二计时存储元件CME沿着数据回路串联地布置。时钟信号应用于第一和第二CME的每一个，尽管每个可以在整个时钟信号的不同时钟沿上操作。另外在该方法中，检查存储在第一和第二CME中的数字值之间的关系，其可以是存储的数字值的、相位的值，或者这两者的值。信号在小于时钟信号的频率从数据回路输出。在另一方面中，本发明是一种数字时钟划分电路(dividingcircuit)，其具有数据回路，第一和第二节点、以及第一和第二计时存储元件CME沿着该数据回路布置。输出节点可以布置在CME之间或者可以是CME本身的数据存储器。第一和第二CME彼此串联，每个CME具有与沿着数据回路的其他CME的输出相连接的输入。多个或者许多其他CME对还可以沿着数据回路布置以i更实现不同的整数划分因子(divisor),其具有或者没有附加的输出节点。电路还具有时钟，该时钟本身具有循环输出，其输入到第一和第二CME中的每一个，尽管其可以不是同一输出(例如;^人同一时钟到不同CME的不同时钟沿)。CME之间的子电路限定路径，该路径与数据回路分开，该路径具有与第一和第二节点相连接的第一和第二端。子电路用于针对存储在第二CME中的数字值而检查一次或者基于每次时钟循环(其包括连续地监控)检查存储在第一CME中的数字值。该才企查可以是单向的或者优选地双向的以<更相对于4皮此而交叉4企查存储的数字值。在一些示例中，优选的是子电路基于每个时钟脉沖进行检查。优选地，四个CME沿着数据回路布置，以及四个输出节点经由存储内容检查子电路被耦合成对置对。在另一方面中，本发明是一种无线收发器(wirelessradiotransceiver)，其具有与混频器相连接的天线，以及具有与锁相环连接的振荡器的合成器。合成器的输出与混频器的输入相连接，并且锁相环具有反馈回路。反馈回路具有数字划分器电路。数字划分器电路具有至少两个相对的计时存储元件，它们沿着数据回路彼此相连接。每个存储单元具有与振荡器的输出相连接的输入。划分器电路进一步具有提供路径的存储检查电路，该路径与数据回路相分离，通过该路径可以针对沿着数据回路的第二节点处的数据值而检查沿着数据回路的第一节点处的数据值。本发明的又一方面是一种无线收发器，其具有与混频器相连接的天线，以及具有通过数字划分器电路与混频器的输入相连接的输出的振荡器。数字划分器电路具有至少两个相对的计时存储单元，它们沿着数据回路彼此连接，并且每个存储单元具有与振荡器的输出相连接的输入。划分器电路进一步具有提供路径的存储检查电路，该路径与数据回路相分离，通过该路径可以针对沿着数据回路的第二节点处的数据值而检查沿着数据回路的第一节点处的数据值。在另一方面，本发明是一种直接转换无线收发器，其具有用于接收RF信号的天线、具有与该天线相连接的混频器、以及与划分电路串联的振荡器，该振荡器用于为混频器提供对应于RF信号的载波频率的频率信号。在这方面，改进包括划分电路具有至少两个相对的计时存储单元，其沿着数据回路彼此相连接。每个存储单元具有与振荡器的输出相连接的输入。划分电路进一步具有存储检查电路，其具有路径，该路径与数据回路相分离，通过该路径可以针对沿着数据回路的第二节点处的数据值而检查沿着数据回路的第一节点处的数据值。在另一方面，本发明是一种数字时钟划分器电路，其包括多个计时反相器，它们沿着数据回路彼此串联地布置。每个沿着数据回路的计时反相器在不同于每个相邻计时反相器操作于其上的时钟沿的正或负时钟沿之一上操作。新电路进一步包括存储检查子电路，其连接在两个非相邻计时反相器的输出之间。这些非相邻计时反相器的每一个均在公共时钟沿上操作。存储检查子电路用于比较那些非相邻计时反相器的输出。在又一方面，本发明是一种用于划分输出时钟信号的方法。该方法包括对多个存储元件施加时钟信号，该存储元件沿着数据回路彼此串联地布置。在时钟信号的每个沿上，第一数据位沿着串联的存储元件移动，第一数据位的值在每个时钟沿上反相，并且第一数据位的相位在每个时钟沿上移位。进而在该方法中，针对第二数据位的值来检查第一数据位的值，其中第二数据位沿着数据回路的分离部分处串联的存储元件移动。根据指定实施，该检查可以或者可以不发生在时钟沿上，并且可以仅发生在电路的初始通电处。在任何实施中，当第一数据位到达沿着数据回路的输出节点时，第一数据位被输出。即使仅具有沿着电路布置的两个存储元件，输出节点处输出的数据位以时钟信号速率的一半。根据电路范围，该速率可以是时钟信号速率的四分之一、八分之一等。参考结合附图的下文描述，本发明的实施方式的这些和其他特征、方面以及优势将变得明显。然而，应该理解到这些附图仅为了说明而设计，而不是作为本发明界限的限定。图1是现有技术时钟划分器的电路图；图2是根据本发明的优选实施方式的时钟划分器的电路图，其用于将信号划分为二；图3是示出了存储内容检查电路的一个实施的图2的电路图；图4类似于图3，但图4具有对称的检查电路回路。具体实施方式以下缩写在此公开中使用ASICC1K(P/N)CMECMOSIC专用集成电路时钟(正沿/负沿)计时存〗渚元件互补金属氧化物半导体.集成电路IP、IN同相信号(正和负)IV反相器IT三态反相器LO本地振荡器M存储器MCC存储内容检查电路N负P正QP、QN正交信号(正和负)图2是根据本发明的优选实施方式的时钟划分器电路40的电路图。时钟信号42分别输入到第一44和第二48计时存储元件CME1(44)和CME2(48)的每一个中。存储元件是可以存储离散信息的电子电路元件，并且CME具有时钟作为输入，使得不同的信息基于时钟信号而存储。第一44和第二48存储元件沿着数据回路46布置，其限定了第一50和第二52节点，在该处的输出可以被取出，其以小于输入时钟信号42的速率的速率计时。在图2的电路中，如图1的现有技术电路，每个节点50、52处的输出信号的速率是输入时钟信号42的速率的一半。布置在存储元件44、48之间的是存储内容检查块(MCC)54，在下文将参考图3详细描述该电路，其是本发明的示例而不是穷举。值得注意的是MCC54不沿着数据回路46放置，而沿着分离路径56与CME44、CME48中的每一个相连接。分离路径56是可识别的，因为除了通过CME44、CME48该分离路径不与任何输出节点50、52相连接。数据回路46是可识别的，因为其连接一个CME44、CME48的输出到另一CME48、CME44的输入，并且还为输出节点50、52提供数据。值得注意的是在图2中，将数据以一个时钟(例如负时钟沿)锁存到存储器中并且其他时钟(例如正时钟沿)将数据从存储器传送到输出(即节点50、52)。根据本发明的优选实施方式，数据回路46仅包括计时存储元件44、48。代替如图1中的分立反相器28,来自一个计时存储元件44的数据输出与另一计时存储元件反相。在存储内容检查块54中，检查CME44、48的内容使得获得反相功能。换言之，MCC54比较并且才全查一个CME44中的数据位和另一CME48中的凄t据位。图3是类似于图2中的电路图，但图3示出了具有存储内容检查子电路54的一个实施方式的电路40。CME44和CME48每个是一对具有存储在它们之间的数据位M的三态反相器(44a/44b和48a/48b)。CME44、48的每个三态反相器与正时钟沿和负时钟沿(分别为C1K(P)和C1K(N))中之一协同4乘作。CME44、48的每个三态反相器将它们的输入数据位(存储在反相器对44a/44b和48a/48b之间)计时到最近的向前输出节点(用于CME1,44的节点50;以及用于CME2，48的节点52)。存储内容检查子电路MCC54将相对的CME对44、48沿着与数据路径46分开的分离路径56彼此相连接。在沿着该分离路径的每个方向上的是另一三态反相器54a、56b,其操作以便确认存储在第一CME44中的数据位与存储在第二CME48中的数据位相反。根据时钟沿，存储在CME44、48中的数据位由于CME44、48的三态反相器44a、48b的高阻抗态而在该点锁定。通过存储内容检查子电路54的时钟三态反相器54a、56b针对相对CME44、48中的一个而才企查来自另一个CME44、48的锁定凄t据位。在该方式中，强加电路40—种模式，其中数字级构成回路，使得存储在相对CME44、48中的数据总是处于不同的态。图3的电路40的操作如下文所述。假设在第一三态反相器44中的数据位存储在节点44m处，在第二三态反相器48中的数据位存储在节点48m处，以及最初高数据位位于第一输出节点50处并且低数据位位于第二输出节点52处。在为负的第一时钟沿处，第一输出节点50的高数据位在反相器48a处反相并且作为低数据位放置在节点48m处。在同一负时钟沿处，第二输出节点52的低数据位在反相器44a处反相并且作为高数据位放置在节点44m处。在为正的后继时钟沿上，节点44m处的高数据位在反相器54a处反相，以及节点48m处的低数据位在反相器54b处反相。一个MCC反相器54a的输出是低数据位，然后其位于节点48m处的第二CME中，其是同一节点处紧接当前正时钟沿之前的相同数据位值，因此在一个方向上检查数据。另一MCC反相器54b的输出是高数据位，其然后放置在节点44m处的第一CME中，其是同一节点处紧接当前正时钟沿之前的相同数据位值，由此在相反方向中检查数据。在此值得注意的是，如上文所描述的MCC在上升沿处才喿作，而且CME44和CME48b在上升沿处操作。使得在输出改变的同时检查数据。在同一上升沿上，来自节点44m的高数据位在反相器44b处反相并且位于第一输出节点50作为低数据位。同时，来自节点48m的低数据位在反相器44b处反相并且位于第二输出节点52处作为高数据位。两个全时钟循环在第一输出节点50再次传送另一低数据位之前期满，以及两个全时钟循环在第二输出节点再次传送高数据位之前期满。有效的时钟速率减半，并且在每个正时钟沿上在MCC54处4企查CME44和CME48之间的数据。如所描述的，每个反相器仅在每个时钟脉冲的一个时钟沿上启动，而不是在两个上。例如，在图3中反相器44a和48a在负时钟沿上操作并且所有其他的在正沿上操作。而所有反相器可以具有每个时钟沿输入，在特定操作的模式期间，每个仅以每个时钟循环一个时钟沿来启动。进一步，对于沿着数据回路46的每个反相器而言，每个连续的反相器在与沿着回路46的相邻反相器相反形式的时钟沿上启动。图3中MCC的反相器54a、54b(这些反相器在单个MCC回路中)在同一时钟沿上操作。图4类似于图3,但图4具有四个输出节点并且MCC54适合于在每个相对的节点对之间进行检查。相同参考标号指示前文所描述的相同元件，并且图4是本发明电路40的实施划分为二的优选实施方式。对于图4的复制了图3的反相器的那些反相器，操作的时钟沿被反向以示出设计的灵活性。对先前详细描述的电路40添加的是第二分离路径56b,沿着该路径56b布置了第三54c和第四54d三态反相器，每个沿着当前流的一个方向。这些保留在MCC54中。该第二分离路径56b与先前描述的第一50和第二52输出节点相连接，尽管这些现在是正交输出节点，其具有例如在给定时刻置于其上的数据值QN和QP。如前文所描述的，存储在三态反相器对44a/44b、48a/48b之间的CME44、CME48中的数据位，现在修改为还分别构成第三58和第四60输出节点。存在同相节点，其在给定时刻分别传送相对的同相数据值IN和IP。存储内容检查子电路54的一部分，具有沿着第二分离路径56b的第三54c和第四54d三态反相器，检查沿着正交输出节点50、52的数据在值上相反。存储内容检查子电路MCC54的另一部分，具有沿着第一分离路径56a的第一54a和第二54b三态反相器，检查沿着同相输出节点58、60的数据在值上相反。将在相对存储节点放置不同态，使得例如第三58和第四60节点为相反值(例如1和0)并且彼此同相；第一50和第二52节点也处于相反值彼此同相。实施的一个重要方面是第一和第二节点50、52与第三和第四节点58、60相位相反。与同相信号(IP和IN)相比，利用不同的时钟沿对正交信号(QP和QN)进行计时。如所描述的，第一和第二节点50(QN)和52(QP)在正时钟沿上获得新正交相位值，而第三和第四节点58(IN)和60(IP)在负时钟沿上获得新同相值。其导致的结果是每个输出在时序(timewise)上被以二划分，并且所有输出与IP相比处于不同的相位(例如QP延迟了90度(正交信号))，因为用不同的时钟触发同相和正交输出。具体地，与IP相比QP延迟90度；与QP相比IN延迟90度；与IN相比QN延迟90度；以及最后，与QN相比(全360度)IP延迟90度。现在描述图4的操作。假设第一输出节点50(QN)处的低数据位和第二输出节点52(QP)处的高数据位的初始态，每个处于相位Q,以及触发的负时钟沿(ClkN)实施方式。在第一正时钟沿处，来自QN的低数据值在44a处反相并且位于第三输出节点58(IN)处作为相位I处的高数据值，该相位I从节点QN的Q相位移动了90°。在同一正时钟沿上，来自第二输出节点52(QP)的高数据值在48a处反相并且位于第四节点60(IP)处作为具有相位I的低数据值，其也从节点QP的Q相位移动90。。在随后的负时钟沿上，来自第三节点58的具有相位I的高数据值在54a处反相并且顺利地与第四节点60处的低数据值相比较。相同情况在沿着第一分离数据路径56a的相反方向中发生。在该点处，放置在第一节点50处的数据是具有相位Q的高，并且放置在第二节点上的数据是具有相位Q的低。在下一正时钟沿上，使用第二分离数据路径56b以便通过54c和53d顺利地比较第一50和第二52输出节点的数据值。检查同相数据值(IN和IP)的反相器54a、54b在时钟沿上操作，该时钟沿相反于检查正交相位数据值(QN和QP)的反相器54c、54d的时钟沿。在每个输出节点处，数据位的值可以改变而相位保持相同。根据上文显然，数据值在沿着数据路径46的回路中移动，在每个输出节点处改变相位和值。经由MCC54才企查相对的输出节点对以确保相同相位的相反数据值位于分离路径56a、56b的相对侧处。每个输出节点以输出时钟频率的一半的频率同步地改变。可以认为在此描述的新划分器如圓盘传送带(carousel)那样旋转数据。输入时钟[ClkN，ClkP]用于同步地旋转该圆盘传送带。可以认为这些输入时钟驱动圆盘传送带，给予圆盘传送带旋转更快的速度(更多能量)。输出在沿着周边圆盘传动带，数据回路46的节点处。该圆盘传送带仅旋转沿着电路结构移动的数据值，所以彼此之间的相对距离可以改变，并且沿着周边的任何输出可以滞后或者超速运行在平均圆盘传送带运动前。可以认为存储内容检查子电路(MCC)将是一个通过圆盘传送带中心的管道，移动额外的能量到圆盘传送带的滞后部分和/或从超速部分提取能量。连续的存储内容检查操作为旋转校正器，保持分离(具体地是相反的)数据值彼此在相同的相位和速度。在一些应用中，优势地是仅在启动或者划分器电路40初始通电时执行存储内容检查。如果在启动时正确地设置数据路径46、CME以及输出节点，则在这种情况下存储回路也开起并且在长时间段内应该保持稳定，以便作为最期望的操作条件。还可以配置MCC使得仅当"圆盘传送带，，角开始变得太慢/太快时有安文，^口下文戶斤述。如果通过MCC54的检查失败，调整失败的存储节点使得它们具有期望的态。一个简单的存储检查可以是，例如如果前馈路径中的确定计时数据节点的存储态是一个值，则对应的反馈存储节点(该是前馈数据结点中的存储态的反相。当然反之还是正确的，并且通过双向分离路径56a、56b中任一实现前馈存储内容必须是反馈存储内容的反相。因为本发明的电路40仅执行存储检查而不执行每个时钟循环上的存储转换，与现有技术的数字划分器相比，它的操作在功耗中更有效、对称而且更快，其中对称是因为相对的节点传送相同相位，较快是因为包括了较少的电路(认为MCC电路54仅当其主动改变CME中的数据值时强加速度代价)。本发明还进一步帮助向移动台的天线移动数字逻辑，允许更多组件被数字化。虽然图3和图4仅描述了划分为二的电路，但是它们可以被容易地扩展为划分为2n的电路(n是任何正整数)，是通过沿着数据回路46添加额外的相对计时存4诸元件对，并且经由分离路径56通过存储内容检查子电路54连接相对的CME。不是每对相对的CME都必须通过存储内容检查子电路而彼此连接；可能失去一些准确性，但是划分为四的电路可以包括沿着数据路径46的四个CME以及将其中两个相连接的存储内容检查子电路54。划分为四(或者更多)还可以通过级联两个诸如那些特定描述的划分为二的电路而实现。例如，在图4中输出IP和IN用于计时下一个划分为二的电路(ClkP和clkN)。还可以建立如上文所述的单个划分为四的电路，但是级联两个划分为二的电路被认为是更实际的实施，因为级联电路仅以非级联电路速度的一半操作，并且因此利用较小电流操作，对于移动台或者任何利用电池供电的电源操作的设备而言，这是重要的考虑。MCC54包括与图3-图4中所示不同的逻辑电路，例如可以在AND门处比较相反的数据值，并且如果输出不是数字"1"则进行校正(在系统中仅使用"0"和"1"作为数据值)。类似实施可以利用NAND门、NOR门、OR门或者它们的各种组合来进行。所示出和描述的三态反相器被认为是最佳模式，但是许多其他的是可用的。存储内容检查子电路54中的单个逻辑门可以是计时的或者非计时的，差分的或者单端的。代替三态反相器，CME还可以利用后面是传输门的纯反相器形成，其功能是相同的。MCC可以用于任何种类的划分器电路中。在移动电话电路中，在上混频和下混频中需要具有差分IQ-输出的时钟信号的偶数划分。IQ-划分器划分适合于上和下混频器的电压控制振荡器信号。然而，通过使用更复杂的MCC电路，可以建立奇数个划分(例如划分为三)和多比率无线划分器(例如划分为4或者5),如在相锁定回路中的预划分器中。然而，在预划分器情况下，输出信号(差分IQ-信号)中的对称不像确定蜂窝手机的混频中的严格，所以MCC54不需要连接到CME的每个对置对。MCC拓朴实现非常有效的划分器。例如，在图4所示的对称划分为2的拓朴情况中，划分器主要数据回路46仅由四个三态反相器构成。在操作中，每个划分相位(IP、IN、QP、QN)仅有一个三态反相器。这个布置使用较少的元件用于对称差分输出，产生更有效的实施，较少的固有噪声，以及较低的能耗。当相对的CME对不传送相反数据值和共同相位时，如果布置了存储检查使得仅当被需要时启动(例如，MCC改变了CME中的数据值)，则性能进一步提高。其使用MCC子电路54中的简单数字电路(例如NOR和NAND门)来完成。目前，发明者认为当使用作为I-Q划分器时，用于本发明的最佳模式如图4中所示，例如国际专利公布号WO00/31885(先前引用的)的块11和块12。其还可以用于该公开的图2中所示的接收器的合成器10的所示块锁相环的反馈回路中。在后一实施方式中，划分器可以包括后跟有可编程划分器的具有固定划分的预定标器。有时数字划分器可以很好地安放到整个集成电路的数字逻辑中，所以视觉上很难从电路设计中认出。划分器主要数据回路46的实施优选地仅具有计时存储元件(三态反相器(IT)或者后跟有传输门(TG)的反相器(IV))。划分器主数据回路46适当工作所需的存储内容检查子电路54的实施可以变化。本发明对于下一代移动电话的多带收发器中尤其有益。然而，通常其是进行信号划分的非常有效的方式，并且可以用于多个应用中。虽然已经示出和描述了目前被认为是要求保护的发明的优选和可选的实施方式，可以理解到对于本领域的技术人员而言多个改变和修改可以发生。所附权利要求书旨在覆盖所有那些落入要求保护的发明的精神和范围内的改变和修改。权利要求1.一种数字地划分时钟信号的方法，包括提供数据回路，所述回路使第一和第二计时存储元件CME互相连接；施加时钟信号给所述第一和所述第二CME的每个；检查存储在所述第一和第二CME中的数字值之间的关系；以及以小于所述时钟信号的频率从所述回路输出信号。2.根据权利要求1所述的方法，其中检查存储在所述第一和第二CME中的数字值之间的关系包括检查所述数字值在值上相反。3.根据权利要求1所述的方法，其中检查存储在所述第一和第二CME中的数字值之间的关系包括检查所述数字值的相位相同。4.根据权利要求1所述的方法，其中所述数据回路进一步使第一、第二、第三和第四存储元件彼此串联连接，并且施加时钟信号包括施加时钟信号给每个CME。5.根据权利要求4所述的方法，进一步包括检查存储在所述第三和第四CME中的数字值之间的关系。6.根据权利要求4所述的方法，其中检查存储在所述第三和第四CME中的数字值之间的关系发生在上升时钟沿和下降时钟沿中之一上，以及检查存储在所述第一和第二CME中的数字值之间的关系发生在上升时钟沿和下降时钟沿中的另一个上。7.根据权利要求1所述的方法，其中检查存储在所述第一和第二CME中的数字值之间的关系包括针对上升和下降时钟沿中之一上的所述第二CME的数字值而纟企查所述第一CME的数字值，以及进一步包括针对上升和下降时钟沿中的同一个上的所述第一CME的数字值而检查所述第二CME的数字值。8.根据权利要求1所述的方法，其中所述检查连续发生。9.根据权利要求1所述的方法，进一步包括在其中检查关系结果发现期望的关系不存在的情况中，使用存储在所述第一和第二CME中之一的数字值改变在所述第一和第二CME中的另一个处的数字值。10.—种数字时钟划分电路，包括数据回路，定义第一和第二输出节点；第一和第二计时存储元件CME，每个CME具有与沿着所述数据回路的另一CME的输出相连接的输入；时钟，具有输入到所述第一和第二CME中的每一个的循环输出；子电路，包括与所述数据回路相分离的路径，所述数据回路具有与所述第一和第二CME相连接的第一和第二端，用于针对所述第一和第二CME中的一个而检查存储在所述第一和第二CME中的另一个中的数字值。11.根据权利要求10所述的数字时钟划分电路，其中所述子电路进一步用于通过利用存储在所述第二CME中的数字值的版本替换在所述第一CME处的数字值来改变在所述第一CME处的数字值。12.根据权利要求10所述的数字时钟划分电路，进一步包括由所述第一CME所定义的第三节点和由所述第二CME所定义的第四节点；所述子电路进一步包括与所述数据回路相分离的第二路径，所述数据回路具有与所述第三和第四节点相连接的第一和第二端，用于针对在所述第四节点处的数字值而检查在所述第三节点处的数字值。13.根据权利要求10所述的数字时钟划分电路，其中所述子电路包括至少一个沿着所述分离路径的反相器。14.根据权利要求13所述的数字时钟划分电路，其中所述子电路包括沿着数据检查回路彼此串联的两个计时反相器，所述计时反相器中的每一个在共同时钟沿上操作。15.根据权利要求10所述的数字时钟划分电路，其中所述第一和第二CME中的每个CME包括彼此串联的一对计时反相器，所述时钟反相器对中的每一个在不同时钟沿上操作。16.—种无线收发器，包括与混频器相连接的天线；合成器，包括与具有反馈回路的锁相回路相连接的振荡器，其中所述合成器的输出与所述混频器的输入相连接；以及其中所述反馈回路包括数字划分器电路，所述数字划分器电路包括至少两个相对的计时存储元件CME,它们沿着数据回路彼此相连接，每个CME具有与所述振荡器的输出相连接的输入，以及所述划分器电路进一步包括存储检查电路，所述存储检查电路提供与所述数据回路相分离的路径，通过该路径可以针对沿着所述数据回路的第二节点处的数字值而检查沿着所述数据回路的第一节点处的数字值。17.—种无线收发器，包括与混频器相连接的天线；以及具有通过数字划分器电路与所述混频器的输入相连接的输出的振荡器；其中所述数字划分器电路包括至少两个相对的计时存储元件CME,它们沿着数据回路彼此相连接，每个CME具有与所述振荡器的输出相连接的输入，并且所述划分器电路进一步包括存储检查电路，所述存储检查电路提供与所述数据回路相分离的路径，通过该路径可以针对沿着所述数据回路的第二节点处的数字值而检查沿着所述数据回路的第一节点处的数字值。18.在直接转换无线收发器中，其具有用于接收RF信号的天线，具有与所述天线相连接的输入的混频器，以及与划分电路串联的振荡器，该振荡器用于提供对应于所述RF信号的载波频率的频率信号给所述混频器，所述改进包括所述划分电路作为数字划分电路，其包括至少两个相对的计时存储元件CME，它们沿着数据回路彼此相连接，每个CME具有与所述振荡器的输出相连接的输入；以及存储检查电路，提供与所述数据回路相分离的路径，通过该路径可以针对沿着所述数据回路的第二节点处的数字值而检查沿着所述数据回路的第一节点处的数字值。19.一种数字时钟划分器电路，包括沿着数据回路彼此相串联的布置的多个计时反相器，数据回路的每个计时反相器在上升或者下降时钟沿中之一上操作，所述上升或者下降时钟沿中之一不同于每个相邻计时反相器在其上操作的时钟沿；存储检查子电路，连接在两个非相邻计时反相器的输出之间，所述两个非相邻计时反相器在公共时钟沿上操作用于比较所述输出。20.—种用于划分输入时钟信号的方法，包括施加时钟信号给沿着数据回路彼此串联的布置的多个存储元件；在时钟信号的每个沿上，沿着所述串联的存储元件移动第一数据位，使所述第一数据位的值反相，以及移位所述第一数据位的相位；针对第二数据位的值检查所述第一数据位的值，其中所述第二数据沿着所述数据回路的分离部分处的所述串联的存储元件而移动；当所述第一数据位到达沿着所述数据回路的输出节点时，输出所述第一数据位。21.根据权利要求20所述的方法，进一步包括在检查所述值之后，在下一个随后的时钟沿之前用所述第一数据位的反相版本代替所述第二数据位的值。22.—种时钟划分电路，包括数据电路，定义数据值沿其移动的连续回路；第一和第二数字存储装置，其沿着所述数据电路而布置，用于暂时存储所述数据值；能量输入装置，用于提供能量给所述第一和第二数字存储装置的每一个，因此将速度给予沿着所述数据电路的所述数据值移动；以及检查装置，连接在与所述数据回路相分离的所述第一和第二数字存储装置之间，用于将存储在所述第一和第二数字存储装置中的数据值相对于彼此保持在相同的相位和速度。23.根据权利要求22所述的时钟划分电路，其中所述第一和第二数字存储装置的每一个包括与笫二反相器相串联的第一反相器，所述第一反相器在第一时钟沿上启动，所述第二反相器在相对时钟沿上启动；所述能量输入装置包括用于接收循环时钟信号的输入，其中每个脉冲定义所述第一和相对时钟沿；所述检查装置包括一对反相器，每个反相器对同一时钟沿敏感，布置在连续子回路中，所述子回路布置在位于所述第一数字存储装置的所述第一和第二反相器之间的节点和位于所述笫二数字存储装置的所述第一和第二反相器之间的节点之间。全文摘要公开了一种用于划分定时信号的数字划分电路。存储元件成相对的对地布置在数据回路的相对侧。为每个存储元件计时，以便改变存储在每个时钟脉冲上的数据位。沿着数据回路的至少两个相对节点通过存储内容检查MCC子电路彼此连接。MCC检查节点之间期望的关系。如果所期望的关系存在，则数据值和相位在每个时钟循环期间围绕数据回路旋转一个步长。如果所期望的关系不存在，则一个节点上的数据值用于校正相对节点上的数据值，以便获得期望的关系。基于围绕数据回路的存储元件的数量划分时钟信号，并且一部分或者所有相对的存储元件可以通过MCC而连接。文档编号H04B1/40GK101133555SQ200580048833公开日2008年2月27日申请日期2005年12月13日优先权日2005年1月12日发明者P·埃利奥申请人:诺基亚公司