专利名称：时钟产生电路和电子装置的制作方法
技术领域：
本公开涉及用于产生时钟信号的时钟产生电路以及电子装置。
背景技术：
近年来，电子装置利用高频时钟信号以实现高速处理和多功能。作为用于产生时钟信号的时钟产生电路，可以采用PLL(锁相回路)电路，其具有 VCO(电压控制振荡器)、相位比较器、电荷泵以及回路滤波器。相位比较器将从VCO输出到其上的时钟信号与参考信号进行比较。电荷泵输出相应于时钟信号和参考信号之间的相位差的电压。VCO接收通过回路滤波器平滑的输出电压作为其输入，并且振荡相应于该平滑的输出电压的频率的时钟信号。PLL电路因此产生与参考信号相同步的时钟信号。随着时钟信号的频率增加，存在辐射由时钟信号引起的电磁波的可能性。因此，例如在VCO的电压-电流转换电路和电流控制振荡电路之间提供用于电流的DA (数字到模拟)转换器。而且，该电流DA转换器导致提供到电流控制振荡电路的电流细微地波动(例如，见日本专利公开No. 2004-104655(以下称为专利文献1)以及日本专利公开No. 2004-208193 (以下称为专利文献2))。采用时钟产生电路，可能扩展时钟信号的频谱并且抑制由于时钟信号的电磁辐射的峰值。
发明内容
然而，在电流DA转换器布置在电压-电流转换电路和电流控制振荡电路之间、并且导致提供到电流控制振荡电路的电流自身波动(如专利文献1和2的情况)的情况下， 产生如下问题。在专利文献1种，电压-电流转换电路的输出电流照原样提供到电流DA转换器， 并随后提供到电流控制振荡电路。在该实例中，为了允许电流DA转换器导致将要提供给电流控制振荡电路的电流细微地波动，需要大的位数，其使得能够以期望的分辨率来解析电压-电流转换电路的输出电流的调整范围。在专利文献2中，使用两个电流DA转换器。结果，对于专利文献2的时钟产生电路，总的位数相比较专利文献1减少。然而，同样对于专利文献2中的时钟产生电路，为了平滑电流的调制曲线 (profile)，需要精细地调整将提供到电流控制振荡电路的电流。因此，对于电流DA转换器
需要高分辨率。以此方式，在用于频谱扩展的时钟产生电路中采用的电流DA转换器的电路规模响应于电流的调整范围和分辨率而增加。以此方式，需要一种时钟产生电路，用于合适地扩展时钟信号的频谱同时抑制其电路规模。依照本公开的一实施例，提供了一种时钟产生电路，包括电流控制振荡部分，其包括多个延迟电路，该延迟电路包括多个电流控制延迟电路，该多个电流控制延迟电路用于将信号延迟与对其提供的电流相对应的延迟量，该多个延迟电路连接从而形成闭合回路，并适于输出由所述闭合回路形成的时钟信号；相位控制部分，其包括用于比较时钟信号和参考信号的比较器，并适于输出控制电流给所述电流控制延迟电路，该控制电流变化从而减小时钟信号和参考信号之间的相位差；以及扩展电流产生部分，其适于将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。在时钟产生电路中，从扩展电流产生部分将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。因此，包括延迟电路的闭合回路产生时钟信号，该延迟电路包括电流控制延迟电路，该时钟信号的频率不同于将控制电流提供给所有电流控制延迟电路的情况下的频率。而且，由于扩展频谱电流提供给电流控制延迟电路中特定的一个或多个，因此与将扩展频谱电流提供给闭合回路中所有电流控制延迟电路的情况相比较，时钟信号的频率的变化宽度小。因此，扩展电路产生电路能够用小分辨率调整时钟信号的频率以扩展频谱，而不管电流调整范围的大小。结果，采用该时钟产生电路，能够减小扩展电流产生部分的电路规模。依照本公开的另一实施例，提供了一种电子装置，所述电子装置包括时钟产生电路，适于产生具有与参考信号的相位同步的相位的时钟信号；以及输入部分，时钟信号输入到该输入部分，所述时钟产生电路包括电流控制振荡部分，其包括多个延迟电路，该延迟电路包括多个电流控制延迟电路，该多个电流控制延迟电路用于将信号延迟与对其提供的电流相对应的延迟量，该多个延迟电路连接以便从而形成闭合回路，并适于输出由所述闭合回路形成的时钟信号；相位控制部分，其包括用于比较时钟信号和参考信号的比较器，并适于输出控制电流给所述电流控制延迟电路，该控制电流变化从而减小时钟信号和参考信号之间的相位差；以及扩展电流产生部分，其适于将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。采用该时钟产生电路和电子装置，能够合适地扩展时钟信号的频谱同时抑制时钟产生电路的电路规模。结合附图，通过如下描述和权利要求书，本公开的上述以及其它目的、特征和优点将明显，附图中相似的附图标记指示相似的部分或元件。
图1是依照公开技术的第一实施例的时钟产生电路的PLL电路的框图；图2是图1中的PLL电路的电路图；图3是图1中所示的第一电流控制延迟电路的电路图；图4是图1中所示的电荷泵的电路图；图5是图1中所示的第一电压-电流转换电路的电路图6是图1中所示的电流DA转换器的电路图；图7是比较示例的PLL电路的框图；图8是依照第二实施例的时钟产生电路的PLL电路的电路图；图9是图8所示的第二电流控制延迟电路的电路图；图10是依照第三实施例的时钟产生电路的PLL电路的示意性框图；图11是图10中的PLLl电路的电路图；图12是依照第四实施例的时钟产生电路的PLL电路的电路图；以及图13是依照第五实施例的广播信号接收装置的框图。
具体实施例方式以下参照附图描述公开技术的优选实施例。描述按照如下顺序给出。1.第一实施例(将扩展频谱电流提供到电流控制延迟电路中特定的一个或多个的时钟产生电路的示例)2.比较示例(将扩展频谱电流提供到所有电流控制延迟电路的时钟产生电路的示例)3.第二实施例(将扩展频谱电流和第二控制电流提供到电流控制延迟电路中特定的一个或多个的时钟产生电路的示例)4.第三实施例(在多个电流控制延迟电路之间切换扩展频谱电流的提供目的地的时钟产生电路的示例)5.第四实施例(在多个电流控制延迟电路之间切换扩展频谱电流和第二控制电流的提供目的地的时钟产生电路的示例)6.第五实施例(电子装置的示例)<1.第一实施例>PLL电路1的配置图1示出了依照公开技术的第一实施例的PLL电路1，以及图2示出了 PLL电路1 的电路配置。参考图1和2，PLL电路1产生和输出时钟信号。该PLL电路1包括具有多个第一电流控制延迟电路11的闭合回路12的环状振荡部分13、分频电路14、相位比较器15、电荷泵16、回路滤波器17、多个第一电压-电流转换电路18、以及扩展电流产生部分19。扩展电流产生部分19包括电流DA转换器21和调制控制部分22。该PLL电路1时分地向第一电流控制延迟电路11中的一个提供源自第一电压-电流转换电路18中相应的一个的第一控制电流，以及电流值与第一控制电流的电流值不同的扩展频谱电流。而且，该PLL电路1向第一电流控制延迟电路11中其余的第一控制延迟电路提供源自相应的第一电压-电流转换电路18的第一控制电流。因此，通过闭合回路12的时钟信号的延迟时间响应于电流的变化而时分地变化。由环状振荡部分13产生的时钟信号的频率在期望频率处或在期望频率附近细微地波动。时钟信号的频谱扩展到波动的频谱范围。图3示出了图1所示的第一电流控制延迟电路11的电路配置。参考图3，所示的第一电流控制延迟电路11延迟和输出对其输入的时钟信号。第一电流控制延迟电路11包括第一晶体管31和第二晶体管32。而且，第一电流控制延迟电路11具有输入端子33、输出端子34以及第一电流端子35。第一晶体管31例如是P沟道MOS (金属氧化物半导体)晶体管。第一晶体管31在其栅极电极连接输入端子33、以及在其源极电极连接第一电压线(VDD)。而且，第一晶体管31在其漏极电极连接输出端子34。第二晶体管32例如是N沟道MOS晶体管。第二晶体管32在其栅极电极连接输入端子33、在其源极电极连接第一电流端子 35、以及在其漏极电极连接输出端子34。通过如上所述的连接方案，第一晶体管31和第二晶体管32配置CMOS结构。随后，例如，如果输入端子33处于高电平状态，则第二晶体管32展现导通状态而第一晶体管31展现截止状态。结果，第二晶体管32可以将从第一电流端子35对其提供的电流提供给输出端子 34。结果，输出端子34置于低电平状态。另一方面，如果输入端子33处于低电平状态，则第二晶体管32展现截止状态而第一晶体管31展现导通状态。结果，第一晶体管31可以将从VDD电源对其提供的电流提供给输出端子34。结果，输出端子34置于高电平状态。第一电流控制延迟电路11通过第一晶体管31和第二晶体管32的切换操作，将输入到输入端子33的信号反相，并且从输出端子34输出得到的信号。通过响应于要提供给输出端子34的电流的切换操作时间，控制在输入到输入端子33的信号变化之后直到从输出端子34输出的信号变化的时间。环状振荡部分13产生时钟信号。该环状振荡部分13包括如图1所见串联连接的3个第一电流控制延迟电路11。末级中的第一电流控制延迟电路11的输出端子34连接到第一级中的第一电流控制延迟电路11的输入端子33。结果，形成闭合回路12。在如图1所示的由三级的第一电流控制延迟电路11配置闭合回路12的情况下， 如果末级中的输出端子34展现低电平，则第一级中的输出端子34展现高电平，并且第二级中的输出端子34输出低电平。因此，末级中的输出端子34变为高电平状态。以此方式，由图1的三级的第一电流控制延迟回路11形成的闭合回路12产生时钟信号，该时钟信号的周期取决于该三级的第一电流控制延迟电路11的总信号延迟时间。相位比较器15连接到环状振荡部分13的末级中的第一电流控制延迟电路11的输出端子34。而且，未示出的石英振荡器连接到相位比较器15。该石英振荡器输出参考信号。
环状振荡部分13产生的时钟信号和石英振荡器产生的参考信号输入到相位比较器15。随后，相位比较器15对时钟信号和参考信号进行相位比较，并且输出表示时钟信号和参考信号之间的相位差的方向和大小的信号。图4示出了图1中所示的电荷泵16的电路配置。参考图4，电荷泵16包括充电恒流源41、充电晶体管42、放电晶体管43以及放电恒流源44。而且，该电荷泵16具有充电输入端子45、放电输入端子46和输出端子47。该充电晶体管42例如为P沟道MOS晶体管。该充电恒流源41连接在VDD电源线和该充电晶体管42的源极电极之间。该充电晶体管42在其栅极电极连接充电输入端子45，并且在其漏极电极连接输出端子47。该放电晶体管43例如为N沟道MOS晶体管。该放电恒流源44连接在地和该放电晶体管43的源极电极之间。该放电晶体管43在其栅极电极连接到放电输入端子46，并且在其漏极电极连接到输出端子47。电荷泵16的充电输入端子45和放电输入端子46连接到相位比较器15。相位比较器15产生的信号输入到充电输入端子45和放电输入端子46。随后，电荷泵16响应于相位比较器15的比较输出信号。从电荷泵16中输出的该信号包括基于相位比较器15的比较的值的电流。特别地，例如，如果时钟信号在相位上延迟于参考信号，则电荷泵16的充电输入端子45被控制为低电平。结果，充电晶体管42置于导通状态，并且电荷泵16从输出端子47提供充电电流。另一方面，如果时钟信号在相位上领先于参考信号，则电荷泵16的放电输入端子 46被控制为高电平。结果，放电晶体管43置于导通状态，并且电荷泵16从输出端子47汲取充电电流。如果参考信号和时钟信号同相位，则电荷泵16中的充电晶体管42和放电晶体管 43都置于截止状态。在该实例中，电荷泵16不从输出端子47输出充电电流。以此方式，电荷泵16输出相应于参考信号和时钟信号之间的相位差的电流。回路滤波器17包括例如电容器。该电容器在其一个电极连接到电荷泵16的输出，并且在其另一电极连接到地。该电容器用电荷泵16的充电电流充电。结果，该电容器产生类似dc电压的电压，其是ac分量与电荷泵16的输出信号的充电电流的差。回路滤波器17通过平滑电荷泵16的输出信号而产生电压。图5示出了图1所示的第一电压-电流转换电路18的电路配置。参考图5，每个第一电压-电流转换电路18包括电流晶体管51。该电流晶体管51例如是N沟道MOS晶体管。该电流晶体管51在其栅极电极连接到回路滤波器17，并且在其源极电极连接到地。如图1所示，该电流晶体管51在其漏极电极通过接线连接到第一电流控制延迟电路11的第二晶体管32的源极电极。该电流晶体管51例如以一一对应关系连接到环状振荡部分13的第一电流控制延迟电路11。随后，电流晶体管51响应于回路滤波器17平滑的电压形成沟道。结果，每个电流晶体管51响应于已平滑的电压，提供第一控制电流给第一电流控制延迟电路11的第二晶体管32。随着回路滤波器17平滑的电压增加，第一控制电流也增加。图6示出了如图1所示的电流DA转换器21的电路配置的示例。参考图6，所示的该电流DA转换器21包括输入侧镜像(mirror)电路61、多个切换晶体管62、以及多个输出侧镜像电路63。该电流DA转换器21具有输入端子64和输出端子65。每个切换晶体管62例如是N沟道MOS晶体管。切换晶体管62在其栅极电极连接到调制控制部分22。每个输出侧镜像电路63具有例如以电流镜像连接方式连接的一对N沟道MOS晶体管。为了配置电流镜像连接，N沟道MOS晶体管在其源极电极连接到地。输入侧的MOS 晶体管在其漏极电极连接到N沟道切换晶体管62的源极电极。N沟道MOS晶体管62的栅极电极彼此连接。而且，输入侧的MOS晶体管的栅极和漏极以二极管连接方式连接。同时，输出侧镜像电路63的输出侧的MOS晶体管在其漏极电极连接输出端子65。输入侧镜像电路61具有电流镜像结构，该电流镜像结构例如由多组P沟道MOS晶体管形成。所有的P沟道MOS晶体管在其源极电极连接到VDD电源线。该P沟道MOS晶体管的栅极电极彼此连接。输出侧的P沟道MOS晶体管在其漏极电极连接到切换晶体管62的漏极电极。而且，输入侧的P沟道MOS晶体管在其漏极电极连接到输入端子64。如图1所示，电流DA转换器21在其输入端子64连接到第一电压-电流转换电路 18中的一个。而且，电流DA转换器21在其输出端子65连接到对应第一电压-电流转换电路18 的第一电流控制延迟电路11中的一个。电流DA转换器21连接在一组第一电压-电流转换电路18和第一电流控制延迟电路11之间。输入到输入端子64的第一控制电流通过输入侧镜像电路61返回(fold back)。随后，例如，在所有的切换晶体管62都处于导通状态的情况下，所有以该方式返回的电流通过切换晶体管62输入到输出侧镜像电路63。输出侧镜像电路63返回该电流。输出侧镜像电路63的输出电流在输出端子65处合成。因此，第一控制电流从电流DA转换器21的输出端子65提供到第一电流控制延迟电路11。在特定的一个或多个切换晶体管62处于截止状态的情况下，部分第一控制电流输入到输出侧镜像电路63中对应的输出侧镜像电路。对其输入电流的输出侧镜像电路63 返回电流。输出侧镜像电路63的输出电流在输出端子65处合成。因此，小于第一控制电流的电流从电流DA转换器21的输出端子65提供到第一电流控制延迟电路11。该小于第一控制电流的电流以下称为扩展频谱电流。该扩展频谱电流展现基于那些处于导通状态的切换晶体管62的比率等的电流值。以此方式，电流DA转换器21响应于切换晶体管62的导通/截止状态，提供第一控制电流或扩展频谱电流给第一电流控制延迟电路11。要注意，在图6的电流DA转换器21中，在输入侧镜像电路61中，输入侧的P沟道 MOS晶体管的数目和输出侧的P沟道MOS晶体管的数目彼此相等。因此，在图6的电流DA转换器21中，提供到第一电流控制延迟电路11的电流的范围为从最小值0安培到要输入到输入端子的第一控制电流。从图6中的电流DA转换器21提供到第一电流控制延迟电路11的电流在该电流范围内离散地变化。相反，输入侧镜像电路61的输出侧的P沟道MOS晶体管的数目可能大于输入侧镜像电路61的输入侧的P沟道MOS晶体管的数目。而且，输出侧镜像电路63和切换晶体管62的数目可以从图6中的电流DA转换器 21中的数目增加。在那些修改的情况中，图6的电流DA转换器21能够提供在0安培到大于第一控制电流的电流的范围内的电流。大于第一控制电流的电流可以提供到第一电流控制延迟电路11。PLL电路1的操作以下将对具有上述配置的PLL电路1的操作进行描述。在开始向PLL电路1提供电源后的初始状态下，调制控制部分22控制电流DA转换器21的所有切换晶体管62处于导通状态。调制控制部分22输出一组值到电流DA转换器21，该值用于将所有切换晶体管62 都置于导通状态。在该实例中，电流DA转换器21将从第一电压-电流转换电路18提供的第一控制电流提供到第一电流控制延迟电路11。对配置闭合回路12的所有第一电流控制延迟电路11，提供第一控制电流。因此，通过所有第一电流控制延迟电路11，闭合回路12产生周期根据第一控制电流将信号延迟时间周期的时钟信号。通过相位比较器15，将闭合回路12产生的时钟信号和参考信号进行相位比较。电荷泵16响应于相位差输出电流。在时钟信号在相位上领先于参考信号的情况下，电荷泵16汲取电流。
另一方面，在时钟信号在相位上延迟于参考信号的情况下，电荷泵16输出电流。结果，调整回路滤波器17的电容器的充电电压，从而减少相位差。第一电压-电流转换电路18输出相应于电容器的充电电压的第一控制电流。通过上述控制，PLL电路1输出与频率参考信号同步的时钟信号。时钟信号稳定到与参考信号同步的状态。此刻，第一控制电流稳定到期望的电流值。在PLL电路1的时钟信号稳定后，调制控制部分22例如基于通过未示出的定时器的时间测量的中断处理，启动电流DA转换器21的切换晶体管62的导通/截止。调制控制部分22控制切换晶体管62的导通/截止状态，使得将第一控制电流和扩展频谱电流时分地提供给一个第一电流控制延迟电路11。调制控制部分22在所有切换晶体管62置于导通状态的设置值和一个或多个切换晶体管62置于导通状态的设置值之间执行时分切换，以便输出到电流DA转换器21。而且，调制控制部分22时分地切换各切换晶体管62的导通/截止状态的组合，使得时分地提供多个扩展频谱电流。调制控制部分22执行一个或多个切换晶体管62置于导通状态的设置值的时分切换，并且输出该设置值给电流DA转换器21。如果替代第一控制电流而提供扩展频谱电流，则通过第一电流控制延迟电路11 的信号的延迟时间变化。例如，在扩展频谱电流小于第一控制电流的情况下，第一电流控制延迟电路11的信号的延迟时间变长。另一方面，在扩展频谱电流大于第一控制电流的情况下，第一电流控制延迟电路 11的信号的延迟时间变短。同样，闭合回路12产生的时钟信号的周期和频率也通过一个第一电流控制延迟电路11的信号的延迟时间的变化而变化。如上所述，在第一实施例中，将第一控制电流和扩展频谱电流时分地提供到配置闭合回路12的第一电流控制延迟电路11中的一个。因此，在第一实施例中，由特定的一个或多个第一电流控制延迟电路11形成的闭合回路12输出时钟信号，该时钟信号的频率不同于在第一控制电流提供到所有第一电流控制延迟电路11的情况下产生的频率。闭合回路12在第一控制电流提供到所有第一电流控制延迟电流11的状态下、和电流值不同于第一控制电流的扩展频谱电流提供到第一电流控制延迟电流11中特定的一个或多个的状态下振荡。结果，时钟信号的频谱包括与参考信号同步的期望频率的频谱、以及从期望频率偏移一点的另一频率的另一频谱。时钟信号的频谱扩展。作为频谱的分散的结果，频谱的峰值变小。第一实施例中的时钟信号的频率的变化宽度小于扩展频谱电流提供到闭合回路 12中所有第一电流控制延迟电路11的情况下的频率的变化宽度。电流DA转换器21的分辨率减小对应于闭合回路12中第一电流控制延迟电路11的级数的量。在级数为3的情况下，分辨率减少为三分之一。扩展电流产生部分19能够通过使时钟信号的频率以频谱扩展所需的低分辨率时分地波动而扩展频谱，而不管电流调整的范围。结果，扩展电流产生部分19的电流DA转换器21的电路规模减小。<2.比较示例〉比较示例的PLL电路1的配置和操作图7示出了比较示例的PLL电路1。参考图7，PLL电路1的组件相应于第一实施例中的组件。在图7的比较示例的PLL电路1中，电流DA转换器21连接到配置闭合回路12的所有第一电流控制延迟电路11。随后，在比较示例中的PLL电路1中，如果调制控制部分22开始电流DA转换器21 的切换晶体管62的导通/截止控制，则将扩展频谱电流提供到所有第一电压-电流转换电路18。通过所有第一电压-电流转换电路18的信号延迟时间波动。结果，在比较示例的PLL电路1中，闭合回路12产生的时钟信号的周期和频率大量地波动，同时保持电流DA转换器21的分辨率保持不变。电流DA转换器21的分辨率实际上变为延迟时间的分辨率。因此，为了比较示例的PLL电路1使时钟信号的频率以频谱扩展所需的低分辨率时分地波动，必须使得电流DA转换器21的分辨率高。电流DA转换器21的分辨率必须设为获得频率扩展效果的水平。顺带地，电流DA转换器21的分辨率依赖于输出侧镜像电路63和切换晶体管62 的数目。因此，为了比较示例的PLL电路1使时钟信号的频率以频谱扩展所需的低分辨率波动，需要增加电流DA转换器21的输出侧镜像电路63和切换晶体管62的数目。必须将输出侧镜像电路63和切换晶体管62的数目增加到这样的程度，即将从0 到第一控制电流的范围除以频谱扩展所需的低分辨率。结果，如果试图允许比较示例的PLL电路1获得频谱扩展效果同时抑制振荡频率的大的波动，则电流DA转换器21的电路规模变得非常大。特别在近年来试图产生高频时钟信号的情况下，由于振荡频率高，因此电路规模变得非常大。<3.第二实施例〉PLL电路1的配置图8示出了依照第二实施例的PLL电路1的电路配置。参考图8，所示的PLL电路1包括环状振荡部分13，该环状振荡部分13包括多个第二电流控制延迟电路23的闭合回路12。而且，PLL电路1包括分频电路14、相位比较器 15、电荷泵16、回路滤波器17、多个第一电压-电流转换电路18、多个第二电压-电流转换电路24、以及扩展电流产生部分19。扩展电流产生部分19包括电流DA转换器21和调制控制部分22。在依照第二实施例的PLL电路1中，时分地向配置闭合回路12的多个第二电流控
12制延迟电路23中特定的一个或多个提供扩展频谱电流和第二控制电流。图9示出了图8所示的第二电流控制延迟电路23的电路配置。参考图9，所示第二电流控制延迟电路23包括第一晶体管31、第二晶体管32和第三晶体管36。第一电流控制延迟电路11具有输入端子33、输出端子34、第一电流端子35 和第二电流端子37。第三晶体管36例如是N沟道MOS晶体管。第三晶体管36在其栅极电极连接到输入端子33，在其源极电极连接到第二电流端子37，以及在其漏极电极连接到输出端子34。第三晶体管36与第二晶体管32并联连接。第三晶体管36和第二晶体管32与第一晶体管31 —起形成CMOS结构。通过第一晶体管31、第二晶体管32和第三晶体管36的切换操作，第二电流控制延迟电路23对输入到输入端子33的信号进行反相，并且从输出端子34输出经反相的信号。如图8所见，三个第二电流控制延迟电路23以三级串联连接，以配置闭合回路12。每个第一电压-电流转换电路18连接到相应的第二电流控制延迟电路23的第一电流端子35。从第一电压-电流转换电路18提供第一控制电流给第二电流控制延迟电路23。每个第二电压-电流转换电路M包括电流晶体管51，与图5所示的第一电压-电流转换电路18类似。第二电压-电流转换电路M连接到第二电流控制延迟电路23的第二电流端子 37。从第二电压-电流转换电路M提供第二控制电流给相应的第二电流控制延迟电路23 ο电流DA转换器21连接在第一电压-电流转换电路18中的一个和与第一电压-电流转换电路18相对应的第二电流控制延迟电路23的第一电流端子35之间。PLL电路1的操作现在，对具有上述配置的PLL电路1的操作进行描述。在初始状态下，调制控制部分22控制电流DA转换器21的所有切换晶体管62处于导通状态，以稳定PLL电路1的时钟信号。在稳定了 PLL电路1的时钟信号之后，调制控制部分22例如基于通过未示出的定时器的时间测量的中断处理，开始对电流DA转换器21的切换晶体管62的导通/截止控制。调制控制部分22控制切换晶体管62的导通/截止，从而第一控制电流和扩展频谱电流时分地提供给一个第二电流控制延迟电路23。而且，调制控制部分22控制切换晶体管62的导通/截止状态的组合，使得时分地提供多个不同频率的扩展频谱电流。时分地提供扩展频谱电流和第二控制电流到一个第一电压-电流转换电路18。通过第一电压-电流转换电路18的信号的延迟时间关于时间波动。通过一个第一电压-电流转换电路18的信号的延迟时间的波动，闭合回路12产生的时钟信号的周期和频率也波动。时钟信号的频谱适当地扩展为多个频率。频谱的峰值变得较低。
如上所述，在第二实施例中，第二控制电流总是提供到第二电流控制延迟电路23， 对其时分地提供第一控制电流和扩展频谱电流。因此，在第二实施例中的电流DA转换器21可以是一种电流DA转换器，其能够调整需要提供到第二电流控制延迟电路23的总控制电流的一部分，从而获得期望频率的时
钟信号。可以不配置电流DA转换器21使得其能够在0安培到总控制电流的范围调整电流。结果，第二实施例中的电流DA转换器21可以是任何电流DA转换器，其能够在获得频谱扩展效果所必需的频率的波动范围内获得期望的分辨率。因此，甚至相比较第一实施例都能减小电路规模。<4.第三实施例〉PLL电路1的配置图10示意性地示出了依照第三实施例的PLL电路1，以及图11示出了图10的PLL 电路1的电路配置。参考图10和11，该PLL电路1包括环状振荡部分13，该环状振荡部分包括多个第一电流控制延迟电路11的闭合回路12。而且，PLL电路1包括分频电路14、相位比较器15、 电荷泵16、回路滤波器17、多个第一电压-电流转换电路18、以及扩展电流产生部分19。扩展电流产生部分19包括电流DA转换器21、调制控制部分22、多个第一切换开关71、多个第二切换开关72、以及切换控制部分73。该PLL电路1时分地按逐个部分的顺序将扩展频谱电流提供给配置闭合回路12 的第一电流控制延迟电路11。结果，在每个定时，通过第一电流控制延迟电路11中特定的一个或多个的信号的延迟时间波动。由环状振荡部分13产生的时钟信号的频率细微地变化。时钟信号的频谱扩展。每个第一切换开关71是1输入2输出型开关。第一切换开关71具有一个输入端子81和两个输出端子82和83。第一切换开关71选择两个输出端子82和83中的一个，并且将特定的输出端子82 或83连接到输入端子81。该第一切换开关71的输入端子81连接相应的第一电压-电流转换电路18。该第一切换开关71在其输出端子82连接对应的第二切换开关72，以及在其输出端子83连接电流DA转换器21的输入端子64。第二切换开关72是2输入1输出型开关。第二切换开关72具有两个输入端子85和86以及一个输出端子87。第二切换开关72选择两个输入端子85和86中的一个，并且将特定的输入端子85 或86连接到输出端子87。该第二切换开关72在其输出端子87连接到第一电流控制延迟电路11的第一电流端子35。该第二切换开关72在其输入端子85连接到第一切换开关71的输出端子82，以及在其输入端子86连接电流DA转换器21的输出端子65。切换控制部分73连接到第一切换开关71和第二切换开关72。切换控制部分73控制第一切换开关71之间的和第二切换开关72之间的切换操作。例如，切换控制部分73在彼此连接的多组第一切换开关71和第二切换开关72之间控制切换操作，使得多组中的一个连续地选择电流DA转换器21。PLL电路1的操作在依照第三实施例的PLL电路1中，调制控制部分22首先控制电流DA转换器21 的所有切换晶体管62处于导通状态。而且，切换控制部分73控制所有的第一切换开关71和第二切换开关72以彼此选择。在该状态下，PLL电路1启动振荡操作。在PLL电路1的时钟信号稳定后，调制控制部分22例如基于通过未示出的定时器的测量时间的中断处理，开始电流DA转换器21的切换晶体管62的导通/截止控制。调制控制部分22控制切换晶体管62的导通/截止，使得时分地提供第一控制电流和扩展频谱电流。而且，调制控制部分22控制切换晶体管62的导通/截止状态的组合，使得时分地提供多个不同频率的扩展频谱电流。此外，在PLL电路1的时钟信号稳定后，切换控制部分73开始第一切换开关71和第二切换开关72的控制。切换控制部分73控制切换操作，使得多组第一切换开关71和第二切换开关72中的一个连续地选择电流DA转换器21。如上所述，在第三实施例中，时分地按逐个部分的顺序提供扩展频谱电流给配置闭合回路12的第一电流控制延迟电路11。而且，提供给每个第一电流控制延迟电路11的扩展频谱电流基于对应的第一电压-电流转换电路18产生的第一控制电流。在此，例如，如在第一实施例中的情况，考虑这样的情况，其中扩展频谱电流固定地提供到配置闭合回路12的第一电流控制延迟电路11中的一个。在该实例中，特定的一个或多个第一电流控制延迟电路11的延迟特征有时相对于其它第一电流控制延迟电路11的延迟特征分散。而且，通过第一电压-电流转换电路18的分散，其第一控制电流有时相对于其它第一控制电流分散。结果，存在频谱可能不以期望的方式扩展的可能性。频谱可能不能合适地扩展。相反，在本实施例中，在配置闭合回路12的第一电流控制延迟电路11中，连续地切换对其提供扩展频谱电流的第一电流控制延迟电路11。该频谱合适地扩展而不受到第一电流控制延迟电路11的延迟特性等的分散的影响。时钟信号的频谱可以以期望的方式分散，以合适地抑制由于时钟信号的电磁辐射的峰值。
<5.第四实施例〉PLL电路1的配置图12示出了依照第四实施例的PLL电路1的电路配置。参考图12，所示的PLL电路1包括环状振荡部分13，该环状振荡部分包括多个第二电流控制延迟电路23。而且，PLL电路1包括分频电路14、相位比较器15、电荷泵16、回路滤波器17、多个第一电压-电流转换电路18、多个第二电压-电流转换电路M以及扩展电流产生部分19。扩展电流产生部分19包括电流DA转换器21、调制控制部分22、多个第一切换开关71、多个第二切换开关72、以及切换控制部分73。每个第一电压-电流转换电路18连接到第一切换开关71的输入端子81。该第一切换开关71在其输出端子82连接到第二切换开关72的输入端子85，以及在其输出端子87连接到第二电流控制延迟电路23的第一电流端子35。将第一控制电流从第一电压-电流转换电路18提供到对应的第二电流控制延迟电路23ο每个第二电压-电流转换电路M连接到对应的第二电流控制延迟电路23的第二电流端子37。将第二控制电流从第二电压-电流转换电路M提供到第二电流控制延迟电路23。每个第一切换开关71在其输出端子83连接到电流DA转换器21的输入端子64。每个第二切换开关72在其输入端子86连接到电流DA转换器21的输出端子65。PLL电路1的操作在依照第四实施例的PLL电路1中，调制控制部分22首先控制电流DA转换器21 的所有切换晶体管62处于导通状态。而且，切换控制部分73控制所有的第一切换开关71和第二切换开关72以彼此选择。在该状态下，PLL电路1启动振荡操作。在PLL电路1的时钟信号稳定后，调制控制部分22例如基于通过未示出的定时器的测量时间的中断处理，开始电流DA转换器21的切换晶体管62的导通/截止控制。调制控制部分22控制切换晶体管62的导通/截止，使得时分地提供第一控制电流和扩展频谱电流。而且，调制控制部分22控制切换晶体管62的导通/截止状态的组合，使得时分地提供多个不同频率的扩展频谱电流。此外，在PLL电路1的时钟信号稳定后，切换控制部分73开始第一切换开关71和第二切换开关72的控制。切换控制部分73控制多组第一切换开关71和第二切换开关72的切换操作，使得多组中的一个按顺序选择电流DA转换器21。如上所述，在第四实施例中，时分地按逐个的顺序提供扩展频谱电流给配置闭合回路12的第二电流控制延迟电路23。而且，提供给每个第二电流控制延迟电路23的扩展频谱电流基于由对应的第一电压-电流转换电路18产生的第一控制电流。
结果，在第四实施例中，与扩展频谱电流固定地提供给特定的一个或多个第二电流控制延迟电路23的替代情况相比较，能够合适地扩展频谱。通过期望的频谱分布，能够合适地抑制由于时钟信号的电磁辐射的峰值。<6.第五实施例>广播信号接收装置101的配置和操作图13示出了依照本发明第五实施例的广播信号接收装置101的框配置。参照图13，广播信号接收装置101是其中利用PLL电路1产生的时钟信号来产生本地信号的电子装置的示例。广播信号接收装置101包括天线102、输入电路103、以及调谐器104。天线102可以为例如抛物线天线(parabola antenna)。天线102接收广播信号。广播信号可以为例如卫星广播信号。作为能够在日本使用的卫星广播信号，例如由BS(广播卫星)广播卫星转发的信号和由CS(通信卫星)通信卫星转发的信号都是可用的。输入电路103连接到天线102。输入电路103包括带通滤波器111和高频放大器112。带通滤波器111从天线102接收的信号提取广播频带分量。该带通滤波器111提取例如在从950到2150MHz频带范围内的信号分量。高频放大器112放大由带通滤波器111提取的信号分量。调谐器104包括AGC(自动增益控制器)电路121、接收电路122、第一低通滤波器 123、第二低通滤波器124、数字解调部分125、石英振荡器126、以及控制部分127。接收电路122包括PLL电路1、本地振荡器131、相位转换电路132、第一混频器 133、以及第二混频器134。AGC电路121连接到输入电路103的高频放大器112。AGC电路121自动地放大放大的信号分量以产生固定电平的接收信号。PLL电路1是依照第一到第四实施例的任一 PLL电路1。PLL电路1连接到石英振荡器126。PLL电路1使用由石英振荡器1 产生的信号作为参考信号，以产生与参考信号同步的时钟信号。本地振荡器131连接到PLL电路1。本地振荡器131基于PLL电路1产生的时钟信号产生本地信号。相位转换电路132连接到本地振荡器131。相位转换电路132偏移本地信号的相位。第一混频器133连接到AGC电路121和本地振荡器131。第一混频器133混合从AGC电路121输人的接收信号和本地信号。结果，转换了接收信号的频率。第一低通滤波器123连接到第一混频器133。第一低通滤波器123从由第一混频器133频率转换的信号中移除不必要的高频分量，从而产生I信号，即，同相信号。第二混频器134连接到AGC电路121和相位转换电路132。
第二混频器134混合从AGC电路121输入的接收信号和具有90度相位偏移的本地信号。结果，转换了接收信号的频率。第二低通滤波器IM连接到第二混频器134。第二低通滤波器1 从由第二混频器134频率转换的信号中移除不必要的高频分量，从而产生Q信号，即，正交信号。通过如上所述的接收电路122的处理，产生由I信号和Q信号组成的基带信号。数字解调部分125连接到第一低通滤波器123和第二低通滤波器124。数字解调部分125数字解调I信号和Q信号。数字解调部分125因此产生广播信号中包括的数字流信号。作为数字流信号， MPEG-TS (运动图像专家组-传送流)信号等是可用的。例如，将数字流信号传输给与广播信号接收装置101连接的液晶监视器。液晶监视器再现数字流信号中包括的音频数据信号和视频数据信号。结果，能够再现广播信号中包括的音频内容和视频内容。PLL电路1的功能在如上所述的接收操作中，控制部分127连接到PLL电路1并且输出控制信号给 PLL电路1。例如，如果选择了将要接收的广播频道，则控制部分127输出控制信号给PLL电路 1，以便产生对应于广播频道的本地信号。结果，PLL电路1振荡依照控制信号的频率的时钟信号，作为与参考信号同步的时
钟信号。在振荡频率稳定后，PLL电路1在调制控制部分22或切换控制部分73的控制下细微地改变时钟信号的频率。尽管如上所述的实施例是公开技术的优选实施例，但是本技术并不限于实施例， 而是可以以不偏离该技术的精神和范围的各种方式进行修改或改变。例如，在上述的实施例中，PLL电路1的环状振荡部分13包括单个的闭合回路12， 其由三级的第一电流控制延迟电路11或23形成。另外，环状振荡部分13的闭合回路12可以包括一级的第一电流控制延迟电路11 或23，或者五级或多级的第一电流控制延迟电路11或23。或者，闭合回路12可以从第一电流控制延迟电路11或23和具有固定延迟时间的延迟电路的组合来配置。而且，环状振荡部分13可以另外具有多个闭合回路12，使得能够切换要用于时钟信号的振荡的闭合回路12中的一个。例如，多级的第一电流控制延迟电路11或23的输出可以独立地连接到选择器，使得选择器选择的信号返回到第一级中的第一电流控制延迟电路11。在该实例中，通过切换选择器选择的信号，能够切换要用于时钟信号的振荡的闭合回路12。在上述的实施例中，调制控制部分22或切换控制部分73在稳定PLL电路1的振荡频率后开始其用于扩展频谱的控制。
然而，调制控制部分22或切换控制部分73另外可以在启动PLL电路1时开始其控制。第五实施例在广播信号接收装置101中使用PLL电路1。然而，还能在这样的电子装置中使用PLL电路1，例如，发射器、接收器或图像处理
直ο在该实例中，PLL电路1的时钟信号除了由接收电路122产生本地信号之外，还可以用于其它目的。例如，可以从时钟信号产生传输信号、或者从时钟信号产生与同步信号同步的定时信号。本申请包含涉及于2010年8月10日向日本专利局提交的日本优先权专利申请JP 2010-179383中公开的主题，在此通过引用并入其全部分内容。本领域技术人员应当理解，依赖于设计需求和其他因素可以出现各种修改、组合、 子组合和更改，只要它们在权利要求或其等效物的范围内。
权利要求
1.一种时钟产生电路，包括电流控制振荡部分，其包括多个延迟电路，该延迟电路包括多个电流控制延迟电路，该多个电流控制延迟电路适于将信号延迟与对其提供的电流相对应的延迟量，该多个延迟电路连接从而形成闭合回路并适于输出由所述闭合回路形成的时钟信号；相位控制部分，其包括适于比较时钟信号和参考信号的比较器，并适于输出控制电流给所述电流控制延迟电路，该控制电流变化从而减小时钟信号和参考信号之间的相位差； 以及扩展电流产生部分，其适于将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。
2.如权利要求1所述的时钟产生电路，其中时分地将控制电流和扩展频谱电流提供给所述电流控制延迟电路中特定的一个或多个。
3.如权利要求1所述的时钟产生电路，其中所述相位控制部分输出多个控制电流，该控制电流适于独立地提供到所述电流控制延迟电路，以及所述扩展电流产生部分连接在所述电流控制延迟电路中特定的一个或多个和所述相位控制部分之间，并且时分地提供控制电流和扩展频谱电流给所述电流控制延迟电路中特定的一个或多个。
4.如权利要求3所述的时钟产生电路，其中所述相位控制部分输出第一控制电流作为将提供给每个所述电流控制延迟电路的控制电流，该第一控制电流变化从而减少时钟信号和参考信号之间的相位差，以及所述扩展电流产生部分包括电流DA转换器，连接在所述电流控制延迟电路中特定的一个或多个和所述相位控制部分之间；以及调制控制部分，其适于控制所述电流DA转换器；所述调制控制部分控制第一控制电流和扩展频谱电流，以便时分地提供到与所述电流 DA转换器连接的所述电流控制延迟电路中特定的一个或多个，使得时分地将第一控制电流或扩展频谱电流提供给所述扩展电流产生部分连接到的所述电流控制延迟电路中特定的一个或多个，同时，将第一控制电流提供给所述扩展电流产生部分未连接到的所述电流控制延迟电路中其余的电流控制延迟电路。
5.如权利要求3所述的时钟产生电路，其中所述相位控制部分输出第一控制电流和第二控制电流作为要提供给每个所述电流控制延迟电路的控制电流，该第一控制电流变化从而减少时钟信号和参考信号之间的相位差，以及所述扩展电流产生部分包括电流DA转换器，连接在所述电流控制延迟电路中特定的一个或多个和所述相位控制部分之间；以及调制控制部分，其适于控制所述电流DA转换器；所述调制控制部分时分地将第一控制电流和扩展频谱电流提供到给连接到所述电流 DA转换器的所述电流控制延迟电路中特定的一个或多个，使得时分地将第一控制电流和扩展频谱电流与第二控制电流一起，提供给所述扩展电流产生部分连接到的所述电流控制延迟电路中特定的一个或多个，同时，将第一控制电流和第二控制电流提供给所述扩展电流产生部分未连接到的所述电流控制延迟电路中其余的电流控制延迟电路。
6.如权利要求3所述的时钟产生电路，其中所述扩展电流产生部分在所述电流控制延迟电路之间切换对其时分地提供扩展频谱电流的电流控制延迟电路。
7.如权利要求3所述的时钟产生电路，其中所述扩展电流产生部分包括 多个第一切换部分，独立地连接到所述电流控制延迟电路；多个第二切换部分，独立地连接到所述第一切换部分，且适于接收源自所述相位控制部分的控制电流作为对其的输入；切换控制部分，适于控制所述第一切换部分和所述第二切换部分； 电流DA转换器，连接到所述第一切换部分和所述第二切换部分，且适于以依照设置值的比率改变从所述第二切换部分输入到其的控制电流，从而产生要输出给所述第一切换部分的扩展频谱电流；以及调制控制部分，其适于控制所述电流DA转换器；所述切换控制部分执行彼此相互连接的所述第一切换部分和所述第二切换部分的每个组的控制，使得所述扩展电流产生部分时分地按顺序连接所述电流控制延迟电路中特定的一个或多个，所述调制控制部分时分地切换所述电流DA转换器的设置值，使得时分地产生控制电流和扩展频谱电流。
8.如权利要求1所述的时钟产生电路，其中所述相位控制部分除了适于比较时钟信号和参考信号的比较器之外，还包括电荷泵，适于输出响应于所述比较器的输出信号的电压； 回路滤波器，适于平滑所述电荷泵的输出电压；多个电压-电流转换电路，适于将所述回路滤波器平滑的输出电压转换为控制电流。
9.一种电子装置，包括时钟产生电路，适于产生具有与参考信号的相位同步的相位的时钟信号；以及输入部分，时钟信号输入到该输入部分； 所述时钟产生电路包括电流控制振荡部分，其包括多个延迟电路，该延迟电路包括多个电流控制延迟电路，该多个电流控制延迟电路适于将信号延迟与对其提供的电流相对应的延迟量，该多个延迟电路连接以便从而形成闭合回路并适于输出由所述闭合回路形成的时钟信号，相位控制部分，其包括适于比较时钟信号和参考信号的比较器，并适于输出控制电流给所述电流控制延迟电路，该控制电流变化从而减小时钟信号和参考信号之间的相位差， 以及扩展电流产生部分，其适于将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。
全文摘要
在此公开了一种时钟产生电路，包括电流控制振荡部分，其包括多个延迟电路，该延迟电路包括多个电流控制延迟电路，该多个电流控制延迟电路适于将信号延迟与对其提供的电流相对应的延迟量，该多个延迟电路连接从而形成闭合回路并适于输出由所述闭合回路形成的时钟信号；相位控制部分，其包括适于比较时钟信号和参考信号的比较器，并适于输出控制电流给所述电流控制延迟电路，该控制电流变化从而减小时钟信号和参考信号之间的相位差；以及扩展电流产生部分，其适于将电流值与控制电流的电流值不相同的扩展频谱电流替代控制电流，提供给所述电流控制延迟电路中特定的一个或多个。
文档编号H03L7/099GK102377429SQ201110220399
公开日2012年3月14日 申请日期2011年8月3日 优先权日2010年8月10日
发明者高桥直树 申请人:索尼公司