测量时钟抖动的电路装置和方法

专利名称：测量时钟抖动的电路装置和方法
技术领域：
本发明大体上涉及测量时钟抖动的电路装置和方法。
背景技术：
—般来说，电路装置内的时钟信号的时间稳定性可影响性能(尤其在同步数字电 路装置内)。短期时钟波动(或时钟抖动)可归因于时序约束违规的危险而降低系统性能。 因为时钟抖动影响核心处理器可操作所处的最大频率，所以时钟抖动在电路装置中引入参 数良率的限制。常规上，处理器频率的降低可难以被准确地测量，部分因为测量点插入还可 干扰时钟信号。举例来说，测量时钟抖动的外部测试探针可通过引入电容、电感、阻抗失配 以及可引入额外时钟波动的其它异常而干扰时钟信号。 为了更准确地测量时钟抖动，已将芯片上测试结构添加到电路装置。芯片上测试 结构可包括大量触发器以俘获沿延迟链的多个取样点处的时钟值。然而，为了准确地取样 时钟信号，使用大量取样点且因此使用大量触发器。大量触发器可占据整个电路的显著面 积。另外，与所述测试结构相关联的准确度通常限于延迟链的每一组件的插入延迟。举例 来说，如果延迟链中的每一组件具有20皮秒延迟，则在延迟链中的组件之间所采取的测量 的准确度可限于正或负20皮秒。在以超过十亿赫兹的频率而操作的处理器电路中，40皮秒 延迟裕度可表示所检测时钟抖动上的显著量的不确定性，其可通过添加大于所检测时钟抖 动不确定性裕度的操作裕度来处理。此操作裕度限制电路装置可操作的频率。
另外，一旦测量到特定电路设计中的时钟抖动，仍难以确定设计改变是否可减少 抖动。虽然过多的抖动裕度可增加电路衬底的面积使用、增加功率消耗且增加销售特定设 计的时间，但不足的抖动裕度可导致质量降低和故障数增加或良率降低。因此，需要测量时 钟抖动的改进型电路装置和方法。

发明内容
在一特定实施例中，揭示一种方法，其包括沿电路装置的延迟链发送时钟信号，以 及确定时钟信号在延迟链内的选定点处的值。所述方法还包括在值未指示时钟信号的所要 部分的检测时调整选定点的位置。 在另一特定实施例中，揭示一种电路装置，其包括由多个延迟元件组成的延迟链。 延迟链响应于时钟信号。电路装置还包括逻辑电路和具有响应于延迟链的多个输入的分级 多路复用器电路。逻辑电路控制分级多路复用器以确定时钟信号在延迟链内的选定点处的 值且在值未指示时钟信号的沿时调整选定点。 在又一特定实施例中，揭示一种方法，其包括在电路装置的延迟链处接收时钟信 号，以及确定在延迟链内时钟信号的沿的位置以确定时钟周期。定位时钟信号的沿包括以 迭代方式确定时钟信号在延迟链内的选定点处的值，和调整选定点，直到值指示时钟信号 的沿为止。所述方法还包括比较时钟信号的沿的位置与标称时钟信号的沿的位置以确定时 钟抖动测量。
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在再一特定实施例中，揭示一种处理器装置，其包括用于沿电路装置的延迟链传 递时钟信号的装置，和用于确定时钟信号在选定点处的值的装置。处理器装置还包括用于 在值未指示时钟信号的沿时调整选定点的装置。 提供由时钟抖动确定电路的实施例提供的一个特定优点，其在于时钟抖动确定 电路在确定时钟抖动方面实现高准确度，从而允许设计者设定较小时钟抖动裕度以增强电 路装置的操作时钟速度。 提供另一特定优点，其在于时钟抖动确定电路占据整个电路的较小面积且与抖 动补偿电路和/或常规的时钟抖动确定电路相比消耗更少的操作功率。 提供再一特定优点，其在于时钟抖动确定电路适于对执行各种应用的处理器核 心测量在长时间周期内的抖动。 提供另一特定优点，其在于时钟抖动确定电路可在无校准的情况下操作。
实现另一优点，其在于时钟抖动确定电路不需要模拟电路组件。
在审阅整个申请案之后，本发明的其它方面、优点和特征将变得显而易见，整个申 请案包括以下部分


具体实施方式
和权利要求书。

图1为说明包括归因于抖动的时序不确定性的时钟信号的图表； 图2为用以测量时钟抖动的电路的特定说明性实施例的框图； 图3为包括用以测量时钟抖动的电路的电路装置的特定说明性实施例的框图； 图4为说明使用图2和图3所示的电路对时钟信号进行沿检测的时序图； 图5为说明在通过已知延迟来调整时钟信号时序之后使用图2和图3所示的电路
对时钟信号进行沿检测的时序图； 图6为测量时钟抖动的方法的特定说明性实施例的流程图； 图7为基于所测量的时钟抖动来控制电路装置的操作时钟的方法的特定说明性 实施例的流程图；且 图8为包括用以测量时钟抖动的电路的便携式通信装置的特定说明性实施例的 框图。
具体实施例方式
图1为说明包括归因于抖动的时序不确定性的时钟信号102的图表100。图表100 包括表示时间的x轴和表示逻辑电平或电压电平的y轴。应理解，时间轴可指示以电路延 迟的单位、绝对时间的单位(例如，纳秒)、其它单位或其任何组合的时间。时钟信号102具 有标称时钟周期106且具有具有抖动的所检测时钟周期108。 一般来说，时钟抖动为随时间 而累积的时钟循环和相位差的失真，使得时钟沿(上升沿、下降沿或两者)可失真，或可相 对于预期标称时钟沿而早或迟到达。由抖动所引起的早上升时钟沿整体由参考数字104和 112指示，且经延迟的时钟沿整体由参考数字110指示。 —般来说，时钟信号102可包括从逻辑低电平到逻辑高电平的多个电位转变，如 整体由线104和线110所指示。时钟信号102还包括从逻辑高电平到逻辑低电平的转变。 另外，在112处展示从逻辑低电平到逻辑高电平的后续转变。虽然时钟信号102可具有标
6称时钟周期106，但实际时钟周期可视各种电位沿转变和与所述转变相关联的延迟(即，基 于抖动)而变化。在此例子中，具有抖动的所检测时钟周期108表示最坏状况的时钟抖动， 其中所检测时钟周期短于标称时钟周期，在常规系统中，此可归因于时钟抖动而导致数据 转变误差，除非设计者已内建操作时钟裕度来解决所述时钟抖动。 —般来说，参看图1所描述的抖动与预期标称时钟周期(从第一标称时钟脉冲的 上升沿到下一标称时钟脉冲的上升沿)与所确定时钟周期(从所接收时钟脉冲的上升沿到 下一所接收时钟脉冲的上升沿)之间的差有关。然而，应理解，还可从时钟信号的下降沿或 从时钟信号的选定部分确定时钟抖动值。 参看图2，其为可用以通过确定时钟周期且通过比较时钟周期与预期标称时钟周 期来测量时钟抖动的电路装置200的特定说明性实施例的框图。电路装置200包括时钟输 入202、可变延迟元件204和延迟链206。延迟链206包括多个延迟元件，其可为缓冲器、反 相器、其它延迟元件或其任何组合。在一特定实施例中，延迟链206可包括多个串联连接的 反相器，包括所说明的反相器238、240、242和244。时钟输入202响应于源以接收时钟信 号，时钟信号在经由可变延迟元件204的补偿之后提供到延迟链206。 一般来说，由延迟链 的多个串联连接的反相器中的每一者所引入的串联延迟比标称时钟周期(即，预期时钟周 期)小得多。在一特定说明性非限制实施例中，标称时钟周期可为i，ooo皮秒且每一反相 器可表示大约20皮秒的延迟。 电路装置200还包括分级多路复用器电路，其包括第一排一个或一个以上多路复 用器电路，例如，多路复用器208和210。分级多路复用器电路还包括第二排多路复用器电 路216，其可用以通过取样延迟链206内的时钟信号来确定时钟抖动。另外，分级多路复用 器电路可包括逻辑电路装置，例如，一个或一个以上锁存器元件212和214。在一特定说明 性实施例中，分级多路复用器电路可包括额外排的多路复用器电路或逻辑，例如，多路复用 器222和锁存器元件224。 电路装置200还包括延迟链选择指针控制器228，其控制分级多路复用器。具体来 说，延迟链选择指针控制器228经由控制线232而控制多路复用器208和210、经由控制线 234而控制多路复用器216，且经由控制线236而控制多路复用器222。电路装置200进一 步包括响应于锁存器元件224且适于确定时钟信号在延迟链206内的一点处的沿的逻辑电 路226。 逻辑电路226可在输出246处提供与时钟信号有关的数据。在一特定说明性实施 例中，逻辑电路226可在输出246处提供可由软件或其它电路用以识别所接收时钟信号在 延迟链206处的时钟周期的值或其它指示符。在一特定说明性实施例中，逻辑电路226将 延迟链指针调整248(反馈控制信号)提供到延迟链选择指针控制器228。另外，逻辑电路 226将时钟延迟调整反馈信号235提供到可变时钟延迟元件204。 第一排多路复用器(例如，多路复用器208和210)包括耦合到延迟链206中的不 同点的多个输入且由延迟链选择指针控制器228控制以多路复用来自延迟链206中的相应 点的值。举例来说，多路复用器208可经由控制线232由延迟链选择指针控制器228控制 以多路复用(取样)时钟信号在延迟元件238与240之间的一点处的值。多路复用器210 还可经由控制线232由延迟链选择指针控制器228控制以取样时钟信号在延迟链206内的 延迟元件242与244之间的一点处的值。多路复用器208将经取样的值提供到锁存器元件212且多路复用器210将经取样的值提供到锁存器元件214。 —般来说，延迟链206的串联连接的反相器(缓冲器或其它延迟元件)中的每一 者执行延迟元件的功能且各自具有与通过反相器的数据相关联的预定标称延迟。在一特定 说明性非限制实施例中，标称时钟周期可为1， 000皮秒且每一反相器可表示大约20皮秒 的延迟。通过使用延迟链206以测量时钟抖动，由每一反相器表示的延迟确定测量的粒度 (即，给定样本的误差裕度)。举例来说，在一特定说明性实施例中，在两个延迟元件之间所 采取的测量已知为大约正或负20皮秒的准确度(即，大约40皮秒的误差裕度)。可变时钟 延迟204可经由时钟延迟调整反馈信号235由逻辑电路226控制以将已知时间偏移插入到 延迟链206的输入处的时钟信号，使得可使延迟链206的分辨率对于确定时钟抖动的目的 来说更精确。举例来说，如果反相器238与240之间的取样点表示从延迟链的起点到取样 点的40皮秒的时间周期，则可变时钟延迟204可将调整总插入延迟的5皮秒延迟引入到取 样点，使得信号传播到反相器240的输出处的取样点的时间周期表示45皮秒。因而，可增 强特定时钟沿确定的粒度以更精确地确定时钟周期。 在一特定说明性实施例中，在电路装置200的延迟链206处接收在时钟输入202 处接收的时钟信号。延迟链选择指针控制器228控制分级多路复用器的第一排(例如，多 路复用器208和210)以取样延迟链206内的一点。 一般来说，多路复用器208和210包括 响应于延迟链206的多个输出的多个输入。延迟链206的多个输出中的每一者对应于延迟 元件(例如，所说明的反相器)中的一者的相应输出。 在延迟链206内的选定点处取样时钟信号。延迟链206内的选定点可表示具有标 称时钟周期或预期时钟周期的时钟的时钟沿。或者，选定点可表示具有大于标称时钟周期 或预期时钟周期的时钟周期的时钟的沿。延迟链选择指针控制器228控制多路复用器208 和210以将经取样数据提供到锁存器元件212和214。应理解，存在来自分级多路复用器电 路的第一排的多个输出，所述第一排将经取样数据从延迟链206提供到多个逻辑元件。将 来自多个锁存器元件的经取样数据并行地提供到分级多路复用器电路的第二排多路复用 器，例如，第二多路复用器216。可将数据提供到分级多路复用器电路的由并联地耦合的反 相器218和缓冲器220表示的另一排，反相器218和缓冲器220将经取样时钟数据提供到 多路复用器222。延迟链选择指针控制器228可经由控制线236而控制多路复用器222以 将经取样时钟数据提供到锁存器元件224和逻辑电路226。逻辑电路226适于确定是否在 延迟链206内的取样点处发现时钟沿。 逻辑电路226可经由输出246而提供输出(例如，与延迟链206中的取样点有关 的数据)。另外，逻辑电路226可将延迟链指针调整248提供到延迟链选择指针控制器228 以调整多路复用器208和210的取样点以取样延迟链206内的不同点。在一特定说明性实 施例中，延迟链206中的取样点可指示小于标称时钟周期的时钟周期，且可通过选择延迟 链中的不同取样点来调整取样点以识别在延迟链中早于初始点的第二点。延迟链206中的 取样点可表示由时钟信号的沿基于标称时钟频率而行进的沿延迟链206的预期距离。
在一特定说明性实施例中，如果逻辑电路226确定未在延迟链206内的取样点处 发现时钟沿，则逻辑电路226可更改取样点以在具有小于或大于预期时钟周期的周期的时 钟的不同点处取样，此视经取样数据的值而定。具体来说，如果上升时钟沿未到达取样点， 则逻辑电路可提供延迟链指针调整248以补偿较短时钟周期。电路装置200可通过控制分
8级多路复用器电路的多路复用器208、210、216和222以在所调整取样点处取样而再次执行 所述过程。 —旦逻辑电路226定位延迟链206内的时钟沿，逻辑电路226便可经由时钟延迟 调整反馈信号235而调整可变时钟延迟204以通过已知时间增量来调整输入时钟信号，使 得时钟信号在延迟链206中在所调整时间(即，T。+AT)处转变，其中T。表示在调整输入时 钟信号之前从延迟链206的起点到延迟链206中的取样点的传播/插入延迟。延迟链选择 指针控制器228可重新取样延迟链206内的取样点处的时钟信号以更准确地确定时钟沿。
可变时钟延迟元件204耦合到延迟链206的输入以使所接收时钟信号高精度地偏 移已知时间增量，以改变在延迟链206处接收时钟信号时的时间。通过调整可变时钟延迟 204，有效地增强或精细化延迟链206的粒度。可变时钟延迟204借此提供用于使电路装置 200在时钟沿检测过程期间提供小精确时钟调整的机制。具体来说，可通过小于由延迟链 206的每一延迟元件所引入的延迟的增量来调整输入时钟信号。举例来说，如果每一延迟元 件(例如，反相器238)引入20皮秒延迟，则可变时钟延迟元件204可引入5皮秒延迟(具 有已知时间增量的延迟)以确定是否将时钟沿推到延迟链内的下一取样点，从而将时钟沿 检测的误差裕度减少到正或负5皮秒，而不必添加额外取样点。虽然描述为5皮秒的延迟， 但应理解，还可使用其它时间增量。 因而，逻辑电路226通过提供延迟链指针调整248而可取样延迟链206内的不同 点，且可控制延迟链选择指针控制器228以提供分级多路复用器的迭代调整以沿延迟链取 样不同点。所接收时钟信号的以迭代方式调整的样本可用以发现第一时钟沿信号，使得检 测时钟信号的沿，以便解决抖动(即，时钟沿的时序的波动)。 逻辑电路226可任选地通过提供时钟延迟调整反馈信号235以调整可变时钟延迟 204来精细化沿检测。逻辑电路226可使用所调整时钟更精确地确定时钟信号的转变。举 例来说，逻辑电路226可通过延迟周期的第一分数(即，由延迟链206的每一延迟元件引入 的延迟的分数)来调整可变时钟延迟204。逻辑电路226接着可重新取样所调整时钟以检 测时钟的沿。如果时钟信号的所检测沿仍具有超过临限不确定性的测量上的不确定性，则 逻辑电路可通过小于第一分数的第二分数来调整可变时钟延迟204。逻辑电路226可以迭 代方式调整可变时钟延迟204，直到确定时钟的沿达到所要精度水平为止。
在最后迭代期间，逻辑电路226可提供输出246，其指示检测到时钟信号的沿达到 所要精度水平。在一特定说明性实施例中，逻辑电路226可基于时钟抖动来提供指示最短 所检测时钟周期的控制信号。最短所检测时钟周期可指示最坏状况的时钟周期。额外电路 元件可使用所述信息以执行有用功能，例如，调整操作时钟的频率或调整电路的电压。举例 来说，可提供自适应电压和频率控制电路，其可利用所检测时钟周期来调整时钟频率或电 压。对频率或电压的所述调整可用以提供更准确的时序且借此可允许所得电路被调谐以用 于改进的性能、功率节省或其任何组合。 —般来说，应理解，可使用具有耦合到延迟链206内的多个不同点的大约相等数 目的输入的多个多路复用器来实施分级多路复用器电路内的第一排多路复用器(例如，多 路复用器208和210)。在一特定说明性实施例中，通过针对第一排多路复用器中的每一多 路复用器利用大约相等数目的输入，可平衡通过第一排多路复用器(即，多路复用器208和 210)的延迟。在一特定实施例中，多路复用器可为八到一多路复用器且十六个多路复用器
9可用以取样延迟链206内的128个点。在另一特定实施例中，更大量的多路复用器可用以 取样延迟链中的更多点。另外，应理解，虽然仅展示单一第二排多路复用器216，但第二排多 路复用器可包括一个或一个以上多路复用器组件。在一特定说明性实施例中，分级多路复 用器电路可包括多排多路复用器。 —般来说，视特定实施而定，取样点信号到达时间最初可经选择为大于、等于或小 于标称时钟周期。可基于预期取样点信号到达时间来选择延迟链206内的取样点。基于所 接收时钟信号，可以迭代方式选择(在延迟链206内较早或较迟)其它取样点，直到在特定 取样点处检测到所接收时钟信号的所要部分为止。在一特定说明性实施例中，所接收时钟 信号的所要部分可为时钟信号的上升沿。在另一特定说明性实施例中，所接收时钟信号的 所要部分可为下降沿。在又一特定说明性实施例中，时钟信号的所要部分可为水平部分。举 例来说，在此特定例子中，多个取样点可用以确定时钟信号的水平部分的脉冲宽度。在任一 情况下，可基于所接收时钟信号的所要部分与标称时钟信号的相应所要部分的偏差来确定 时钟抖动值。 在一特定说明性实施例中，电路装置200可用以测量以电路延迟的相对单位的时 钟抖动。在一特定说明性实施例中，可确定最小时钟周期。在另一特定说明性实施例中，电 路装置200可用以追踪以电路延迟的相对单位而非以时间单位的时钟变化。然而，逻辑可 用以经由校准将所测量电路延迟转换成时间单位。 另外，虽然图2的论述指示用于取样时钟信号的多路复用器的分级布置，但应理 解，存在可用以取样时钟信号的许多不同电路配置。举例来说，可利用具有对应于延迟链 206内的取样点的数目的许多输入的单一多路复用器来替换多路复用器208和210。
参看图3，展示包括电路装置302的系统300。电路装置302包括时钟电路306、时 钟控制电路312、逻辑电路310、时钟抖动测试电路304、功率控制电路314、功率电路316和 其它电路元件308。时钟电路306响应于时钟控制电路312且可将输出(例如，时钟信号) 提供到其它电路元件308。时钟抖动测试器电路304可耦合到时钟电路306的输出以测试 时钟信号来确定时钟周期。时钟抖动测试器电路304将输出提供到逻辑电路310，其可确定 来自时钟电路306的时钟信号的时钟周期是否匹配预期值。当未检测到时钟沿时或如果在 预期时间处未接收到时钟沿，则逻辑电路310可调整时钟抖动测试电路304内的取样点以 测量包括时钟抖动的时钟周期。 —旦逻辑电路310检测到所测量时钟周期，逻辑电路310便可调整时钟控制电路 312以控制时钟电路306。逻辑电路310可将第一输出提供到时钟控制电路312且将第二 输出提供到功率控制电路314。在一特定实施例中，逻辑电路310将调整信号提供到时钟 控制电路312以控制时钟电路306。逻辑电路310还可在执行时钟抖动测试电路测量之后 将与所检测时钟周期有关的信息提供到功率控制电路314，功率控制电路314可使用来自 逻辑电路310的所检测时钟周期信息将控制信号提供到功率电路316。在一特定说明性实 施例中，逻辑电路310可将与时钟周期有关的信息提供到功率控制电路314，功率控制电路 314可使用所述信息来控制功率电路316，且可将所调整功率或其它控制信号提供到系统 内的其它电路元件308，例如，芯片上系统(SOC)装置。 在一特定说明性非限制实施例中，逻辑电路310可将与所测量时钟周期有关的信 息提供到功率控制电路314。功率控制电路314可使用所述信息(例如)来调整到其它电
10路元件308的功率。或者，功率控制电路314可将额外功率提供到时钟控制电路312、时钟 电路306或其任何组合(未展示连接)以将额外功率提供到时钟电路306以潜在地减少时 钟抖动。 参看图4，其展示代表性时钟信号400的一部分。时钟信号400在402处处于逻辑 电平高且在406处开始转变到逻辑电平低。时钟信号400展示在说明在延迟元件之间所取 的多个取样点的栅格上，取样点表示例如延迟404等延迟。时钟信号400的转变点406发 生在取样点之间的窗内，如408处所指示。因为转变406发生在取样点之间(如所示)，所 以经取样转变点的精度已知在由取样窗408界定的裕度内。 参看图5，可使用可变延迟元件(例如，图2中的可变时钟延迟204)来延迟时钟信 号以提供时钟信号500的经延迟版本。具体来说，可变延迟元件可将已知时间偏移插入到 延迟链的输入处的时钟信号。可将经延迟时钟信号500延迟精确已知的时间增量(时间偏 移)。如图5所示，经延迟时钟信号500为时钟信号400(图4中)的经延迟版本，其已被延 迟506处所指示的时间增量(A T)，使得从经延迟时钟信号500的逻辑电平高502到逻辑电 平低的转变点发生在点508处，点508对应于取样点510。通过插入精确的时间偏移，可以 大于延迟链(例如，图2中的延迟链206)的延迟元件可能原本允许的准确度来确定时钟沿 点508的转变。 参看图6，说明检测时钟周期且确定时钟抖动(例如，通过使用图2中的电路装 置)的方法。方法包括在电路装置的延迟链处接收时钟信号，如602处所示。在一特定说 明性实施例中，电路装置可包括时钟产生器，其将时钟信号发送到延迟链。所述方法进一 步包括取样延迟链内的选定点处的时钟信号(604处)，以及确定时钟信号在选定点处的值 (如606处所示)。在一特定说明性实施例中，选定点为延迟链内的取样点。取样点最初可 表示延迟链内应检测预期标称时钟信号的所要部分的取样点。所要部分可为时钟信号的上 升沿、下降沿或水平部分。在一特定说明性实施例中，可组合604与606处所指示的方框。 在另一特定实施例中，可通过计算、縮放、内插或另外处理604处所取样的时钟信号的值来 确定时钟信号在选定点处的值。 进行到608，接着比较时钟信号在取样点处的值以确定时钟信号的值是否表示所 要部分(例如，上升沿、下降沿、水平部分)。如果时钟信号的值指示检测到所要部分，则方 法进行到方框612。如果时钟值指示未检测到所要部分，则方法进行到方框610，其中在延 迟链内选择新的取样点。方法返回到602且处理继续。如果时钟信号的值最初指示未检 测到所要部分(如610处所示)，则后续处理发生在延迟链内的不同取样点处，直到最终在 608处检测到时钟信号的所要部分为止。接着，方法继续到612。 —旦经取样值指示已检测到所要部分，便接着在决策步骤612处比较经取样值与 所要精度水平。如果未达到所要精度水平，则方法进行到步骤614，其中将时钟输入延迟已 知时间增量(AT)。在将时钟输入延迟已知时间增量(AT)之后，方法返回到步骤602以用
于进一步处理。 当在612处确定时钟沿处于所要精度水平时，所述方法继续到616，其中已基于时 钟沿在延迟链内的位置且基于已知时间增量(AT)来确定(即，测量)抖动时钟周期。另 外，方法进行到618，其中基于所测量抖动时钟周期与标称时钟周期之间的差来确定时钟抖 动。所述方法在已确定抖动时钟周期以及抖动时钟周期与标称时钟周期之间的差之后结束
11于620处。因而，所述方法可提供所检测抖动时钟周期以及所检测抖动时钟周期与标称时 钟周期的差两者以识别抖动误差测量。 基于时钟信号在延迟链的选定点处的沿的检测来确定时钟周期。另外，基于从延 迟链内指示时钟信号的沿的特定点所确定的值而在特定时间(表示从延迟链的起点到延 迟链内的取样点的传播/插入延迟)确定时钟周期。另外，基于由延迟链206内的元件所 引入的延迟而知晓与时钟沿的检测相关联的误差裕度，且可通过使在延迟链处接收时钟信 号的时间移位已知时间增量(例如，通过使用如图2所示的高精度可变时钟延迟元件204) 来减小误差裕度。另外，为了增加精度，可变延迟元件的已知时间增量可为延迟链内的反相 器中的一者的延迟时间的分数。另外，在已确定抖动时钟周期以及抖动时钟周期与标称时 钟周期之间的差之后，所得信息可用以控制操作时钟的频率或可用以控制操作时钟的电压 或其它电路组件的电压。 对于时钟抖动确定，初始取样点可为延迟链中表示大于标称时钟周期的传播/插
入延迟的点，其中标称时钟周期是基于时钟信号的预期频率。在此实例中，选择点的调整包
括取样延迟链中的选定点处的时钟信号，和以迭代方式调整选定点直到检测到时钟信号的
沿为止。在一特定说明性实施例中，逻辑电路最初选择延迟链中大于预期时钟周期的点，且
如果未检测到时钟沿，则逻辑选择扫描链中的第二点且确定时钟信号在第二点处的值。如
果未发现时钟沿，则逻辑再次调整扫描链中的取样点。因而，选定点为延迟链内与由时钟信
号的沿基于标称时钟频率沿延迟链所行进的预期距离有关的点，且可以迭代方式将所述选
定点调整到较早时间点以发现时钟信号的转变沿，以便执行抖动时钟检测。 参看图7，在另一说明性实施例中，展示基于所检测抖动测量来控制电路的操作时
钟的方法。所述方法包括在702处在电路装置的延迟链处接收时钟信号，以及在704处定
位时钟信号在延迟链内的沿以确定时钟信号的时钟周期。定位时钟信号的沿包括取样延迟
链中的不同点处的时钟信号，直到时钟沿被定位为止。所述方法进一步包括在706处比较
时钟信号的沿的位置与标称时钟信号的预期沿的位置以确定时钟抖动值，以及在708处基
于时钟抖动值来控制电路装置的操作时钟或操作电压。所述方法终止于710处。 在一特定说明性实施例中，用于测量目的的选定点为延迟链内大于与标称时钟周
期相关联的取样点的点。 一旦确定适于抖动测量的时钟周期，便可如所描述而调整操作时
钟信号的电压或频率。在一特定实施例中，可在时钟抖动超过预定阈值时降低操作时钟的
频率。另外，可在时钟抖动超过预定阈值时增加操作时钟的电压。因而，可基于操作时钟信
号的所测量时钟抖动来调整操作时钟的频率和电压。 另外，所揭示的系统和方法提供用于在来自延迟链的选定点指示时钟信号的沿时 确定最短时钟周期以及用于基于最短时钟周期与标称时钟周期之间的差来确定抖动值的 装置。另外，所揭示的系统提供用于基于所测量抖动值来控制操作时钟的频率、电压或其任 何组合的装置。用于调整选定点的装置的实例为逻辑电路，例如，图3中所说明的逻辑电路 310。 在一特定说明性实施例中，可在制造过程期间利用时钟抖动测试电路(例如，图2 中所说明的电路200和图3中所说明的电路304)以基于所测试性能而将电路装置分类成 不同频段(bin)。举例来说，可将基于具有抖动的所检测时钟周期与标称时钟周期之间的 超过阈值差的差来指示高抖动发生率的电路装置进行分类以用于较低性能电路装置中。或者，视电路而定，可再制或摧毁所述装置。 另外，虽然图2的分级多路复用器电路仅说明分级多路复用器组件的两个层级， 但可使用一个或一个以上多路复用器排。在一特定说明性实施例中，使用多个多路复用器 排。另外，第一排多路复用器装置的数目可视取样点的数目和准确度而变化。另外，视所需 准确度和成本(在财务成本和电路面积使用成本方面两者)而定，可使用具有较长或较短 延迟周期的其它延迟元件。另外，时钟抖动确定电路的实施例可用以通过调整可变时钟延 迟元件(例如，图2中的可变时钟延迟204)直到时钟沿的转变点经检测达到所要准确度为 止来确定时钟抖动值达到较高准确度。通过确定时钟抖动达到所述准确度水平，电路设计 者可提供较小的时钟抖动裕度以增强电路装置的操作时钟速度。 另外，因为时钟抖动检测电路使用多路复用器来选择性地对延迟链进行取样，所
以检测电路可占据整个电路的相对小的面积而不减少潜在取样点的数目。虽然常规抖动检
测电路包括用于每一取样点的单独锁存器电路，但多路复用器允许锁存来自选定取样点的
测量值而非锁存用于每一取样点的测量值，借此减少用以测量时钟抖动的锁存器电路的数
目且减少用以取得所述测量值的电路面积。另外，时钟抖动确定电路可用以基于时钟抖动
确定来调整所述电路或另一电路的操作时钟的电压或频率以增强性能且节省时钟功率。 结合所描述的电路装置、方法和系统，时钟抖动测量电路可用以基于对特定取样
点处的所要值的检测来测量与所接收时钟信号相关联的时钟周期。可基于检测来确定预期
标称时钟信号与所接收时钟信号之间的差。在一特定说明性实施例中，所述差可表示时钟
信号的抖动值，其可用以调整到时钟产生器电路的功率、调整到其它电路元件的功率、更改
时钟信号的频率，或其任何组合。应理解，时钟信号的所要部分可为时钟信号的上升沿或下
降沿。在一特定说明性实施例中，时钟信号的所要部分可为时钟信号的水平部分。在一特
定说明性实施例中，可根据早时钟沿、迟时钟沿或其任何组合确定时钟抖动。 另外，虽然许多实例依据时间对测量进行了描述，但如本文中所使用，术语"时间"
为测量的相对单位。在一特定实施例中，可依据绝对时间(例如，秒、微秒、纳秒、皮秒，等
等)来表示时间。在另一特定说明性实施例中，可依据电路延迟的相对单位来表示时间。在
又一特定说明性实施例中，可使用另一测量单位来指示时间。在再一特定说明性实施例中，
时间可为基于绝对时间、相对时间和另一测量单位中的一者或一者以上的计算值。 图8说明整体指定为800的便携式通信装置的示范性非限制实施例。便携式通信
装置800包括芯片上系统822，所述芯片上系统包括处理器，例如，具有时钟抖动确定电路
811的数字信号处理器810(如参看图2到图3以及图6到图7所描述)。图8还展示可耦
合到数字信号处理器810和显示器828的显示器控制器826。此外，输入装置830耦合到数
字信号处理器810。另外，存储器832耦合到数字信号处理器810。编码器/解码器(编解
码器)834还可耦合到数字信号处理器810。扬声器836和麦克风838可耦合到编解码器
834。 图8还指示无线控制器840可耦合到数字信号处理器810和无线天线842。在一 特定实施例中，电源844耦合到芯片上系统822。此外，在一特定实施例中，如图8所说明， 显示器828、输入装置830、扬声器836、麦克风838、无线天线842和电源844处于芯片上系 统822的外部。然而，每一者均耦合到芯片上系统822的组件。 在一特定说明性实施例中，时钟抖动确定电路811可用以监视操作时钟的时钟抖动且可用以基于所检测抖动来动态地调整时钟功率、电路功率消耗或操作时钟的频率。时 钟抖动确定电路811可用以增强便携式通信装置800的整体性能。具体来说，时钟抖动确 定电路811可产生可由控制电路(例如，时钟控制电路(例如，图3中所说明的时钟控制电 路312))或由DSP 810内的控制逻辑使用的抖动信息，以增加处理器速度(S卩，减小误差开 销的时钟抖动裕度以允许增强性能)、调整操作时钟(即，例如，使操作时钟稍微变慢以减 少抖动)、调整功率消耗，或其任何组合。 应理解，虽然时钟抖动确定电路811经展示为在数字信号处理器810内，但可在其 它组件(包括显示器控制器826、无线控制器840、编解码器834，或执行可受时钟抖动影响 的操作的任何其它组件)中提供时钟抖动确定电路811。 所属领域的技术人员应进一步了解，可将结合本文所揭示的实施例而描述的各种 说明性逻辑块、配置、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为 了清楚地说明硬件与软件的此互换性，上文已大体上依据其功能性而描述了各种说明性组 件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是软件视特定应用和强加于整 个系统的设计约束而定。所属领域的技术人员可针对每一特定应用以变化方式来实施所描 述的功能性，但所述实施决策不应被解释为导致偏离本发明的范围。 可直接以硬件、以由处理器执行的软件模块或以两者的组合来实施结合本文中所 揭示的实施例而描述的方法或算法的步骤。软件模块可驻留于RAM存储器、快闪存储器、 ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除磁盘、CD-ROM 或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处 理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可与处理 器成一体。处理器和存储媒体可驻留于ASIC中。ASIC可驻留于计算装置或用户终端中。 在替代方案中，处理器和存储媒体可作为离散组件而驻留于计算装置或用户终端中。
提供对所揭示的实施例的先前描述以使所属领域的技术人员能够作出或使用所 揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不偏离本 发明的精神或范围的情况下，可将本文中所界定的一般原理应用于其它实施例。因而，不希 望将本发明限于本文所示的实施例，而是将赋予本发明与如由所附权利要求书界定的原理 和新颖特征一致的最广的可能范围。
1权利要求
一种方法，其包含在电路装置的延迟链处接收时钟信号；确定所述时钟信号在所述延迟链内的选定点处的值；以及在所述值未指示所述时钟信号的所要部分的检测时调整所述选定点。
2. 根据权利要求1所述的方法，其中所述所要部分包含所述时钟信号的上升沿、下降沿和水平部分中的一者。
3. 根据权利要求1所述的方法，其进一步包含在所述选定点指示所述时钟信号的所述所要部分的检测时确定时钟周期。
4. 根据权利要求3所述的方法，其进一步包含确定与所述时钟信号的所述所要部分的所述检测相关联的误差裕度；以及在所述误差裕度大于误差阈值时，将在所述延迟链处接收所述时钟信号时的时间移位已知时间增量。
5. 根据权利要求4所述的方法，其中所述延迟链包含多个延迟元件，其中每一延迟元件引入一延迟时间，且其中所述已知时间增量包含所述延迟时间的分数。
6. 根据权利要求3所述的方法，其进一步包含基于所述所确定时钟周期与标称时钟周期之间的差来确定抖动值。
7. 根据权利要求3所述的方法，其进一步包含基于所述时钟周期来控制操作时钟的频率。
8. 根据权利要求3所述的方法，其进一步包含基于所述时钟周期来控制操作时钟的电压。
9. 根据权利要求1所述的方法，其中所述选定点最初包含所述延迟链中的初始点，所述初始点大于提供所述时钟信号的时钟的标称周期，且其中调整包含递减所述延迟链中的所述选定点以识别在所述延迟链中早于所述初始点的第二点。
10. 根据权利要求8所述的方法，其进一步包含确定所述时钟信号在第二点处的第二值；以及在所述第二值未指示所述时钟信号的所述沿的检测时调整所述第二点。
11. 根据权利要求1所述的方法，其中所述选定点最初包含所述延迟链中的初始点，所述初始点小于提供所述时钟信号的时钟的标称周期，且其中调整包含递增所述延迟链中的所述选定点以识别在所述延迟链中迟于所述初始点的第二点。
12. 根据权利要求1所述的方法，其中所述选定点包含所述延迟链内的与所述时钟信号基于标称时钟频率沿所述延迟链所行进的预期距离有关的点。
13. —种电路装置，其包含延迟链，其包含多个延迟元件，所述延迟链响应于时钟信号；分级多路复用器电路，其包括响应于所述延迟链的多个输入；以及逻辑电路，其耦合到所述分级多路复用器以控制所述分级多路复用器以确定所述时钟信号在所述延迟链内的选定点处的值且在所述值未指示所述时钟信号的沿时调整所述选定点。
14. 根据权利要求13所述的电路装置，其中所述分级多路复用器电路包含响应于所述逻辑电路的多个多路复用器，其中所述多个多路复用器中的每一者包括耦合到所述延迟链中的不同点的多个输入。
15. 根据权利要求14所述的电路装置，其中所述多个多路复用器中的每一者包括相等 数目的输入。
16. 根据权利要求14所述的电路装置，其中所述分级多路复用器电路进一步包含至少 一个第二多路复用器，所述至少一个第二多路复用器包括响应于所述多个多路复用器中的 每一者的相应输出的多个输入。
17. 根据权利要求16所述的电路装置，其中所述至少一个第二多路复用器的输出提供 所述时钟信号在所述选定点处的所述值。
18. 根据权利要求13所述的电路装置，其进一步包含耦合到所述延迟链的输入以将可 变延迟施加到所述时钟信号的时钟延迟元件。
19. 根据权利要求13所述的电路装置，其中所述分级多路复用器电路包含 第一多个多路复用器，所述第一多个多路复用器中的每一多路复用器包括耦合到所述延迟链内的不同点的相等数目的输入，所述第一多个多路复用器中的每一多路复用器包括 选择输入；以及至少一个第二多路复用器，其包括耦合到所述第一多个多路复用器的相应输出的第二 多个输入，所述至少一个第二多路复用器包括响应于所述逻辑电路的选择输入且具有用以 将与所述延迟链的所述选定点有关的所述值提供到所述逻辑电路的输出。
20. 根据权利要求13所述的电路装置，其进一步包含耦合到所述延迟链的输入的时钟 延迟元件，以使所述时钟信号移位已知时间增量以更改在所述延迟链处接收所述时钟信号 时的时间。
21. 根据权利要求13所述的电路装置，其中所述逻辑电路在所述选定点指示所述时钟 信号的沿时确定时钟周期。
22. 根据权利要求13所述的电路装置，其中所述逻辑电路基于标称时钟周期与所述所 确定时钟周期之间的差来调整操作时钟的频率。
23. 根据权利要求13所述的电路装置，其中所述逻辑电路基于标称时钟周期与所述所 确定时钟周期之间的差来调整操作时钟的电压。
24. —种方法，其包含 在电路装置的延迟链处接收时钟信号；确定所述时钟信号在所述延迟链内的沿的位置以确定所述时钟信号的所检测时钟周 期，其中定位所述时钟信号的所述沿包含以迭代方式确定所述时钟信号在所述延迟链内的选定点处的值； 调整所述选定点，直到所述值指示所述时钟信号的沿为止；以及比较所述时钟信号的所述沿的所述位置与标称时钟信号的沿的位置以确定时钟抖动
25. 根据权利要求24所述的方法，其中所述选定点包含所述延迟链内的与标称时钟周 期有关的点。
26. 根据权利要求24所述的方法，其进一步包含基于所述时钟抖动测量来控制操作时 钟的频率。
27. 根据权利要求26所述的方法，其进一步包含在所述时钟抖动测量超过预定阈值时降低所述操作时钟的频率。
28. 根据权利要求24所述的方法，其进一步包含基于所述时钟抖动测量来控制操作时 钟的电压。
29. 根据权利要求28所述的方法，其中控制所述电压包含在所述时钟抖动测量超过预 定阈值时降低所述操作时钟的电压电平。
30. —种处理器装置，其包含 用于在电路装置的延迟链处接收时钟信号的装置； 用于确定所述时钟信号在所述延迟链内的选定点处的值的装置；以及 用于在所述值未指示所述时钟信号的沿时调整所述选定点的装置。
31. 根据权利要求30所述的装置，其进一步包含用于在所述选定点指示所述时钟信号 的沿时确定最短时钟周期以及用于基于所述最短时钟周期与标称时钟周期之间的差来确 定抖动值的装置。
32. 根据权利要求30所述的装置，其进一步包含用于基于所述抖动值来控制操作时钟 的频率的装置。
33. 根据权利要求30所述的装置，其进一步包含用于基于所述抖动值来控制操作时钟 的电压的装置。
34. 根据权利要求30所述的装置，其中所述用于调整所述选定点的装置包含逻辑电路。
全文摘要
在一实施例中，揭示一种方法，其包括在电路装置的延迟链处接收时钟信号，以及确定所述时钟信号在所述延迟链内的选定点处的值。所述方法还包括在所述值未指示所述时钟信号的沿的检测时调整所述选定点。
文档编号H03M1/50GK101779376SQ200880102622
公开日2010年7月14日 申请日期2008年8月8日 优先权日2007年8月9日
发明者保罗·巴希特, 博里什·安德烈耶夫, 马丁·圣劳伦特 申请人:高通股份有限公司