时钟重定时电路的制作方法

文档序号:17816981发布日期:2019-06-05 21:50
时钟重定时电路的制作方法

在电子领域中,时钟是在两个状态之间振荡的信号。时钟在两个电压幅值之间振荡是很常见的。时钟可用来控制电子电路(诸如数字电路)中的活动。例如,时钟可用于协调数据传输。然而,时钟具有许多其他用途。

附图说明

相同编号的元件是指不同图中的共同部件。

图1A为时钟重定时电路的一个实施方案的图示。

图1B为具有重定时电路的存储器系统的一个实施方案的图示。

图2为在正常模式和保持模式中操作重定时电路的过程的一个实施方案的流程图。

图3A和图3B描述了可用于实现本文所述技术的存储器系统的一个示例。

图4为在初始化阶段期间操作重定时电路的过程的一个实施方案的流程图。

图5为在保持模式期间操作重定时电路的过程的一个实施方案的流程图。

图6为在正常模式期间操作重定时电路的过程的一个实施方案的流程图。

图7为重定时电路的一个实施方案的图示。

图8为重定时电路的一个实施方案的图示。

图9为图8的重定时电路中的信号的一个实施方案的时序图。

图10为在输入时钟不再存在之后继续生成并使用重定时时钟的过程的一个实施方案的流程图。

图11为具有带有重定时电路的有源多路复用器的存储器系统的一个实施方案的框图。

具体实施方式

本文描述了时钟重定时电路和操作时钟重定时电路的方法。时钟重定时电路的一个实施方案基于输入时钟的频率生成了重定时时钟。有时输入时钟可能不可用于时钟重定时电路。时钟丢失的一个可能原因是当时没有传输数据。注意,输入时钟可为数据选通信号。时钟重定时电路的一个实施方案具有当输入时钟可用于时钟重定时电路时的正常模式和响应于输入时钟不再存在而进入的保持模式。时钟重定时电路响应于时钟再次存在而恢复正常模式。在一个实施方案中,保持模式为低电流模式。因此,当输入时钟不可用时,可在低电流模式中操作时钟重定时电路。时钟重定时电路的一个实施方案容忍输入时钟的丢失。时钟重定时电路可响应于输入时钟再次可用而快速重新建立重定时时钟。在一个实施方案中,时钟重定时电路在输入时钟的数十个时钟周期内重新建立重定时时钟。

图1A为时钟重定时电路50(或更简单地称为“重定时电路”)的一个实施方案的图示。重定时电路50包括自时钟生成电路52、频率倍增电路54、模式和校准电路56,以及存储装置58。注意,存储装置58可为易失性存储装置或非易失性存储装置。一般来讲,存储装置58可为任何非临时性存储装置。一般来讲,重定时电路50接收输入时钟并生成重定时时钟。重定时时钟与输入时钟具有某种期望的关系。例如,重定时时钟可具有与输入时钟相同的频率。但是不需要具有相同精确的频率。在一个实施方案中,重定时时钟的频率略高于输入时钟。例如,重定时时钟的频率可比输入时钟的频率高百分之5至百分之10。还要注意,根据输入时钟,重定时电路的一个实施方案产生多个重定时时钟。例如,重定时电路的一个实施方案产生两个具有相同频率但彼此之间具有90度相位差的重定时时钟。重定时电路的一个实施方案产生两个具有不同频率的重定时时钟。例如,一个重定时时钟的频率可为另一个重定时时钟的一半。

自时钟生成电路52接收输入时钟并输出参考时钟。在一个实施方案中,自时钟生成电路52被配置成检测输入时钟的频率。自时钟生成电路52可被配置成使得参考时钟的频率与输入时钟具有某种期望的关系。例如,参考时钟可与输入时钟的频率相同、与输入时钟频率的一半相同、与输入时钟频率的四分之一相同等。在一个实施方案中,自时钟生成电路52试图使参考时钟的频率与输入时钟的频率匹配。在一个实施方案中,如果参考时钟的频率与输入时钟的频率匹配,则可绕过频率倍增电路54。然而,自时钟生成电路52可能反而会导致参考时钟的频率成为输入时钟频率的某个分数。

注意,自时钟生成电路52不需要具有参考时钟(诸如,输入时钟)以生成其输出时钟(例如,参考时钟)。此外,请注意,即使输入时钟不存在,自时钟生成电路52也可输出与输入时钟具有某种期望频率关系的参考时钟。因此,一旦自时钟生成电路52确定输入时钟的频率,即使输入时钟不再存在,自时钟生成电路52也能够继续生成参考时钟。自时钟生成电路52可包括高频振荡器、高频张弛振荡器、RC振荡器电路、LC振荡器电路等。自时钟生成电路52可包括其他硬件和/或软件,诸如状态机。

在一个实施方案中,使自时钟生成电路52生成具有期望频率的参考时钟的微调设置被确定并存储在存储装置58中。然而,应当注意,自时钟生成电路52可能对电压和/或温度的变化很敏感。因此,如果电压和/或温度发生变化,则参考时钟的频率可能发生变化。因此,参考时钟的频率在整段时间内可能是不相同的。然而,根据实施方案,可容忍参考时钟频率的变化。例如,在一个实施方案中,在典型的工作电压和工作温度范围内,参考时钟频率的变化在约5%以内。如将在下文讨论的,频率倍增电路54一个实施方案补偿参考时钟频率的可能的变化。

频率倍增电路54接收参考时钟并基于参考时钟生成重定时时钟。在一个实施方案中,重定时时钟的频率高于参考时钟。例如,重定时时钟的频率可能为参考时钟频率的两倍、为参考时钟频率的四倍等。在一个实施方案中,频率倍增电路54增加了参考时钟的频率以补偿自时钟生成电路52,从而产生比输入时钟频率更低的时钟。例如,输入时钟的频率可为1600MHz,参考时钟的频率可为800MHz,重定时时钟的频率可为1600MHz。因此,重定时时钟可具有与输入时钟大致相同的频率。如将在下一段中讨论的,在一些实施方案中,重定时时钟的频率与输入时钟的频率大致相同或略大于(例如,最多大于百分之10)输入时钟的频率。

如上所述,参考时钟的频率可随电压和/或温度略有变化。在一个实施方案中,频率倍增电路54通过相对于参考时钟略微提高重定时时钟的频率来补偿最坏的预期情况。例如,如果输入时钟可具有1600MHz的频率,则参考时钟的目标频率可为800MHz。在这种情况下,频率倍增电路54可使参考时钟的频率加倍以使得重定时时钟具有1600MHz的频率。但是,如果预期参考时钟可能稍微低于800MHz,则频率倍增电路54略高于参考时钟加倍的频率。这可能导致重定时时钟的频率略高于输入时钟;但是,如果不是多数应用都是这种情况,则该情况是可容忍的。例如,当传输数据时,重定时时钟可能仍然能够满足定时限制。对于一些应用,如果重定时时钟的频率低于输入时钟,则数据传输可能会受到负面影响。例如,数据传出(通过重定时时钟)的速率可能落后于数据传入(通过输入时钟)的速率。

注意,频率倍增电路54可能需要具有参考时钟以生成重定时时钟。在一个实施方案中,频率倍增电路54被配置成锁定到参考时钟。频率倍增电路54可包括例如锁相回路、延迟锁定回路或频率锁定回路。

有时,输入时钟可能不存在。在一个实施方案中,重定时电路50能够在输入时钟不再存在之后继续提供重定时时钟一些预定量的时钟周期。这可使依赖于重定时时钟的电路来执行在输入时钟不再存在之后需要完成的任务。例如,在输入时钟不再存在之后可继续传输数据。

在一个实施方案中,响应于输入时钟不再存在,重定时电路50进入保持模式。在保持模式的一个实施方案期间,重定时电路50具有非常低的电流消耗。在保持模式的一个实施方案期间,重定时电路50具有非常低的功率消耗。

在一个实施方案中,模式和校准电路56被配置成检测输入时钟的丢失。在一个实施方案中,响应于输入时钟的丢失,校准电路56启动保持模式。在一个实施方案中,在保持模式的至少一部分期间,校准电路56关闭了自时钟生成电路52。更一般地说,在一个实施方案中,在保持模式的至少一部分期间,校准电路56可使自时钟生成电路52进入低电流模式和/或低功率模式。在低电流模式和/或低功率模式中,自时钟生成电路52不输出参考时钟。

当输入时钟再次存在时,期望频率倍增电路54快速锁定到参考信号,使得可快速产生精确的重定时时钟。响应于输入时钟再次存在,重定时电路50被配置成能够快速锁定频率倍增电路54。

注意,当自时钟生成电路52未激活时,参考时钟是不可用的。因此,频率倍增电路54将失去对参考时钟的锁定。在保持模式期间,影响频率倍增电路54工作的条件(例如,温度、电压)可改变。这种改变的条件可影响频率倍增电路54的微调设置。校准电路56被配置成在保持模式的校准周期期间周期性地重新激活自时钟生成电路52,使得其将参考时钟提供给频率倍增电路54。频率倍增电路54被配置成在校准周期期间重新锁定到参考时钟。校准电路56被配置成保存频率倍增电路锁定到参考时钟的校准值。在一个实施方案中,校准值被保存到存储装置58。因此,重定时电路50在保持模式期间继续适应不断变化的条件。当输入时钟再次存在时,重定时电路可进入操作的正常模式。在正常模式开始时,保存的微调设置可用于初始化频率倍增电路54。因此,频率倍增电路54能够获得对参考时钟的快速锁定。因此,重定时电路50在保持模式期间能够节省电流和/或功率,并在离开保持模式时仍然能够快速锁定频率倍增电路54。

图1A的重定时电路50具有很多可能的应用。一个应用在存储器系统中。图1B为具有重定时电路50的存储器系统100的一个实施方案的图示。重定时电路50被用在有源多路复用器70(或接口电路)内,该有源多路复用器(或接口电路)位于存储器控制器122与一个或多个存储器管芯108之间。在一个实施方案中,存储器控制器122、有源多路复用器70和存储器管芯108中的每一个位于单独的半导体管芯上。在一个实施方案中,有源多路复用器70和存储器管芯108在相同的半导体封装内,这可有助于降低寄生电容。在一个实施方案中,存储器系统100可为基于卡的系统,诸如安全数字卡(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中,存储器系统100可为嵌入式存储器系统的一部分。在其他示例中,存储器系统100可以固态驱动器(SSD)的形式驱动。

有源多路复用器70用于促进存储器控制器122与存储器管芯108之间的数据传输。注意,存储器系统可具有多个连接到有源多路复用器70的存储器管芯108。存储器管芯108可包含多种类型的存储器单元,该存储器单元包括但不限于NAND、NOR和ReRAM。在一个实施方案中,存储器管芯108包含DRAM。

有源多路复用器70包括重定时电路50、前端I/Os 62、后端I/Os 64和核心逻辑60。在一个实施方案中,前端I/Os 62包含先进先出(FIFO)数据缓冲器。在一个实施方案中,后端I/Os 64包含先进先出(FIFO)数据缓冲器。在一个实施方案中,后端I/Os 64包含用作数据锁存器的触发器。在一个实施方案中,来自存储器控制器122的数据被传输到前端I/Os 62。在一个实施方案中,来自前端I/Os 62的数据被传输到后端I/Os 64。在一个实施方案中,来自后端I/Os 64的数据被传输到存储器管芯108。

重定时电路50从存储器控制器122接收输入时钟,并将重定时时钟A提供给核心逻辑60。核心逻辑60执行各种功能,诸如将数据从一个域传输到另一个域。在一个实施方案中,核心逻辑60将数据写入FIFO并从FIFO中读取数据。FIFO中的至少一些可在前端I/Os 62中。在一个实施方案中,核心逻辑60检测是否存在输入时钟。核心逻辑60可以硬件、软件,或硬件和软件的某种组合来实现。在一个实施方案中,核心逻辑60包括状态机。核心逻辑60可包括专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合。另选地或除此之外,核心逻辑60可包括存储在处理器可读设备(例如,存储器)中的软件,以对核心逻辑60的处理器进行编程,以执行本文所述的一些功能,诸如但不限于检测输入时钟,并使重定时电路在正常模式或在保持模式中工作。

重定时时钟A可用于将时钟数据从前端I/Os 62输出并进入后端I/Os64。在一个实施方案中,重定时时钟A被提供给后端I/Os 64。重定时时钟A可用于将时钟数据从后端I/Os 64输出。在一个实施方案中,重定时电路50生成重定时时钟B。重定时时钟B被提供给一个或多个存储器管芯108。在一个实施方案中,重定时时钟B是重定时时钟A的延迟型式。

在一个实施方案中,存储器控制器122与有源多路复用器70之间的接口符合“Open NAND Interface(ONFI)Specification”(开放式NAND快闪存储器接口(ONFI)规范)的版本。同样,在一个实施方案中,有源多路复用器70与存储器管芯108之间的接口符合ONFI规范的版本。在一个实施方案中,接口为闪存切换模式接口。例如,接口可为切换模式400、800或1600。接口不限于快闪存储器。

在一个实施方案中,输入时钟为数据选通信号。在一个实施方案中,输入时钟为DQS信号,因为该术语用于ONFI规范中。注意,DQS时钟可用作数据选通信号。另外,请注意,输入时钟可用作符合除ONFI规范之外的规范的数据选通信号。例如,数据选通信号可用于促进向DRAM传输数据。

一个实施方案的重定时电路50具有正常模式和保持模式。图2为在正常模式和保持模式中操作重定时电路50的过程75的一个实施方案流程图。过程75可通过图1A的重定时电路来执行。过程75可在存储器系统(诸如图1B的系统)中执行,但不限于存储器系统。过程75可通过图7所示的重定时电路700或图8所示的重定时电路800来执行。

步骤80为在初始化阶段操作重定时电路50。可响应于上电复位来执行步骤80。初始化阶段也可称为训练阶段。一般来讲,一个实施方案的初始化阶段包括获得用于操作重定时电路50的初始参数。在一个一个实施方案中,在步骤80之前,重定时电路50不知道输入时钟的频率。因此,步骤80可包括学习输入时钟频率的自时钟生成电路52。步骤80还可包括将频率倍增电路54锁定到参考时钟。步骤80还可包括保存自时钟生成电路52和频率倍增电路54两者的各种微调设置。关于图4中的过程400,讨论了初始化阶段的一个实施方案的更多细节。

步骤82包括在正常模式中操作重定时电路50。在正常模式中操作重定时电路50直到输入时钟丢失(步骤84=是)。只要输入时钟保持存在,重定时电路50就留在正常模式中。在正常模式期间的一个实施方案中,控制器122将数据提供给有源多路复用器70。此外,在一个实施方案中,有源多路复用器70将该数据提供给一个或多个存储器管芯108。关于图6中的过程600,讨论了正常模式的一个实施方案的更多细节。

步骤86包括在保持模式中操作重定时电路50。在保持模式期间,重定时电路50可在低电流模式中工作。在保持模式期间,重定时电路50可在低功率模式中工作。在保持模式期间,频率倍增电路54可被周期性地校准。例如,频率倍增电路54可周期性地重新锁定到参考时钟。此外,重新锁定到参考时钟的参数可被保存在存储装置58中。

注意,可响应于输入时钟的丢失进入保持模式(步骤84=是)。继续在保持模式中操作重定时电路50直到再次重新获得输入时钟(步骤88=是)。响应于重新获得输入时钟,再次在正常模式中操作重定时电路50。可从存储装置58中检索将频率倍增电路54重新锁定到参考时钟的参数,以能够快速锁定频率倍增电路54。关于图5中的过程500,讨论了保持模式的一个实施方案的更多细节。

图3A和图3B描述了可用于实现本文提出的技术的存储器系统的一个示例。图3A为三维(3D)堆叠的非易失性存储器设备的透视图。存储器设备100包括基板101。基板上和基板上方的为存储器单元的示例性块BLK0和BLK1(非易失性存储装置元件)。同样也在基板101上的为外围区域104,该外围区域具有供所述块使用的支撑电路。基板101也可在块的下方承载电路,连同一个或多个下金属层,这些下金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域102。在存储器设备的上区域103中,一个或多个上金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域,其中堆叠的交替水平表示字线。虽然只有两个块被描绘作示例,但是可使用沿x方向和/或y方向延伸的附加块。

在一个示例性的具体实施中,x方向上平面的长度表示字线信号路径延伸的方向(字线方向或SGD线方向),y方向上平面的宽度表示位线信号路径延伸的方向(位线方向)。z方向表示存储器设备的高度。

图3B为示例性存储器设备(诸如图3A的3D堆叠的非易失性存储器设备100)功能框图。图3B中描绘的部件为电路。存储器设备100包括位于控制器122与一个或多个存储器管芯108之间的有源多路复用器70。注意,有源多路复用器70包括重定时电路50。每个存储器管芯108包括存储器单元的二维或三维存储器结构126(诸如,例如存储器单元的3D阵列)、控制电路110和读/写电路128。存储器结构126通过行解码器124由字线来寻址,并通过列解码器132由位线来寻址。读/写电路128包括多个感测块150并允许存储器单元页面被并行读取或并行编程,所述感测块包括SB1、SB2、……、SBp(感测电路)。在一些系统中,控制器122被包括在与一个或多个存储器管芯108相同的存储器设备100(例如,可移除存储卡)中。然而,在其他系统中,控制器可与存储器管芯108分开。在一些实施方案中,控制器122将位于不同于存储器管芯108的管芯上。在一些实施方案中,一个控制器122将与多个存储器管芯108通信。在其他实施方案中,每个存储器管芯108具有其自己的控制器。命令和数据通过数据总线120在主机140与控制器122之间传输。命令和数据通过线路118在控制器122与重定时电路之间传输。命令和数据通过线路119a、119b在重定时电路与一个或多个存储器管芯108之间传输。注意,命令和数据可包括控制信号,诸如时钟。

存储器结构126可包括一个或多个存储器单元阵列,该存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构,其中多个存储器级形成在诸如晶片的单个基板上方(不在其中),没有居间衬底。存储器结构可包括任何类型的非易失性存储器,该非易失性存储器在具有设置在硅基板上方有源区域的存储器单元阵列的一个或多个物理层中单片地形成。存储器结构可在非易失性存储器设备中,该非易失性存储器设备具有与存储器单元的操作相关联的电路,无论相关联的电路在基板上方还是在基板内。在一个实施方案中,存储器结构126实现三维NAND快闪存储器。其他实施方案包括二维NAND快闪存储器、二维NOR快闪存储器、ReRAM交叉点存储器、磁阻存储器(例如MRAM)、相变存储器(例如PCRAM)等。

控制电路110与读/写电路128配合以在存储器结构126上执行存储器操作(例如,擦除、编程、读取等),并且包括状态机112、芯片上地址解码器114、功率控制模块116。状态机112提供存储器操作的管芯级控制。在一个实施方案中,状态机112由软件编程。在其他实施方案中,状态机112不使用软件并且完全以硬件(例如,电路)实现。在一个实施方案中,控制电路110包括寄存器、ROM熔丝和用于存储默认值(诸如基准电压和其他参数)的其他存储设备。

芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132所用的硬件地址。功率控制模块116控制在存储器操作期间提供给字线和位线的功率和电压。其可包括用于3D配置中的字线层(下文所讨论)的驱动器、选择晶体管(例如,下文所述的SGS和SGD晶体管)和源极线。功率控制模块116可包括用于产生电压的充电泵。感测块包括位线驱动器。SGS晶体管为在NAND字符串源端处的选择栅极晶体管,并且SGD晶体管为在NAND字符串漏端处的选择栅极晶体管。

控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测块150、读/写电路128和控制器122中的任何一个或任何组合可被认为是控制电路。

(芯片上或芯片外)控制器122(在一个实施方案中为电路)可包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口122d,所有这些都是互相连接的。一个或多个处理器122c为控制电路的一个示例。其他实施方案可使用状态机或其他设计用于执行一个或多个功能的定制电路。存储设备(ROM 122a、RAM 122b)包括诸如一组指令的代码,并且处理器122c可操作以执行该组指令。另选地或除此之外,处理器122c可从存储器结构中的存储设备访问代码,诸如连接到一个或多个字线的存储器单元的保留区域。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与一个或多个存储器管芯108之间提供电接口的电路(电接口)。例如,存储器接口122d可改变信号的格式或定时、提供缓冲器、与浪涌隔离、锁存I/O等。处理器122c可通过存储器接口122d向控制电路110下命令(或存储器管芯108的任何其他部件)。

可配置存储器结构126中的多个存储器元件,使得它们串联连接或使得每个元件是可单独访问的。作为非限制性示例,NAND配置(NAND快闪存储器)中的快闪存储器设备通常包含串联连接的存储器元件。NAND字符串是一组串联连接的存储器单元和选择栅极晶体管的示例。

可配置NAND快闪存储器阵列,使得阵列由多个的NAND字符串构成,该NAND字符串由多个共享单一位线并作为组访问的存储器单元构成。另选地,可配置存储器元件,使得每个元件可被单独访问,例如NOR存储器阵列。NAND和NOR存储器配置是示例性的,并且可以其他方式配置存储器单元。

存储器单元可以有序阵列布置在单个存储器设备级中,诸如以多个行和/或列布置。然而,存储器元件可以非规则配置或非正交配置排列,或者以不视作阵列的结构排列。

布置三维存储器阵列,使得存储器单元占据多个平面或多个存储器设备级,从而形成三维结构(即x,y和z方向,其中z方向基本上垂直,并且x方向和y方向基本上平行于基板的主表面)。

作为非限制性示例,三维存储器结构可被垂直地布置为多个二维存储器级的叠堆。作为另一个非限制性示例,三维存储器阵列可被布置为多个垂直列(例如,基本上垂直于基板的主表面延伸的列,即沿y方向),每列具有多个存储器单元。垂直列可以二维配置布置,例如,在x-y平面中由存储器单元的三维布置产生的配置,其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。

作为非限制性示例,在三维NAND存储器阵列中,存储器元件可耦接在一起以形成横穿多个水平级的垂直NAND字符串。可设想到其他三维配置,其中一些NAND字符串包含在单个存储器级中的存储器元件,而其他字符串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。

本领域普通技术人员将认识到,本文所述的技术不限于单个特定存储器结构,但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。

图3B中描绘的控制器122的部件可采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如,电路)、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如,软件或固件)的一部分,或者与较大系统交接的独立硬件或软件部件的形式。例如,每个模块可包括专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合。另选地或除此之外,每个模块可包括存储在处理器可读设备(例如,存储器)中的软件,以对处理器进行编程,以使控制器122执行本文所述的功能。

图4为在初始化阶段期间操作重定时电路50的过程400的一个实施方案的流程图。过程400为图2中的过程75的步骤80的一个实施方案。过程400可通过图1A的重定时电路来执行。过程400可在存储器系统(诸如图1B或图11的系统)中执行,但不限于存储器系统。过程400可通过图7所示的重定时电路700或图8所示的重定时电路800来执行。在一个实施方案中,响应于上电复位执行过程400。例如,可响应于存储器系统的上电复位来执行过程400。

步骤402包括检测输入时钟的频率。在一个实施方案中,自时钟生成电路52检测输入时钟的频率。注意,每次上电复位之后输入时钟的频率可能会发生变化。

步骤404包括基于输入时钟的频率生成参考时钟。在一个实施方案中,自时钟生成电路52基于输入时钟的频率生成参考时钟。在一个实施方案中,自时钟生成电路52生成参考时钟,该参考时钟的频率为输入时钟频率的某个分数,诸如输入时钟频率的一半、输入时钟频率的四分之一等。

步骤406包括将参考时钟提供给频率倍增电路54。例如,就图1A中的重定时电路50而言,自时钟生成电路52的输出部可被连接到频率倍增电路54的输入部,使得每当自时钟生成电路52输出参考时钟时,将参考时钟提供给频率倍增电路54。

步骤408包括锁定到参考时钟的频率倍增电路54。注意,步骤408还可包括生成重定时时钟的频率倍增电路54。在一个实施方案中,重定时时钟的频率基于参考时钟频率的倍数。此外,在一个实施方案中,重定时时钟的频率被略微提高,以补偿可能由电压或温度引起的参考时钟频率的变化。

步骤410包括输出重定时时钟的频率倍增电路54。在一个实施方案中,重定时时钟具有基于参考时钟频率倍数的频率。如本文所指出的,重定时时钟的频率可比例如参考时钟频率的两倍高几个百分点。因此,重定时时钟基于参考时钟的频率,但不需要为参考时钟频率的示例性倍数。

步骤412包括保存微调设置。微调设置可被保存到存储装置58。步骤412可包括保存自时钟生成电路52的微调设置。随后,这些微调设置可用于使自时钟生成电路52输出具有与步骤404中所用的相同频率的参考时钟。然而,应当注意,自时钟生成电路52可能对电压和/或温度的变化很敏感。因此,如果电压和/或温度发生变化,则参考时钟的频率可能发生变化。这意味着不需要参考时钟的频率在整个时间内相同。换句话讲,不需要参考时钟的频率在每次应用保存的微调设置时相同。

步骤412可包括保存频率倍增电路54的微调设置。这些微调设置可用于帮助频率倍增电路54实现对参考时钟的更快锁定。频率倍增电路54的微调设置在本文中也被称为将频率倍增电路54锁定到参考时钟的校准值。

图5为在保持模式期间操作重定时电路50的过程500的一个实施方案的流程图。过程500为图2中过程75的步骤86的一个实施方案。过程500可通过图1A的重定时电路来执行。过程500可在存储器系统(诸如图1B或图11的系统)中执行,但不限于存储器系统。过程500可通过图7所示的重定时电路700或图8所示的重定时电路800来执行。注意,过程500在低电流周期与校准周期之间划分。

步骤502包括将自时钟生成电路52放置到低电流模式中。步骤502中的一种可能性是关闭自时钟生成电路52,使得没有电流消耗。但不需要完全关闭自时钟生成电路52。在一个一个实施方案中,步骤502包括指示自时钟生成电路52停止生成参考时钟。注意,在生成参考时钟时,自时钟生成电路52可能会消耗相当大的电流。因此,通过不生成参考时钟将实现相当大的电流的节省。重定时电路50中的其他电路也可置于低电流模式中以节省额外的电流和/或功率。例如,频率倍增电路54也可通过例如指示频率倍增电路54停止生成重定时时钟而置于低电流模式中。在一个实施方案中,自时钟生成电路52在保持阶段的大多数时间都保持关闭。

步骤504为确定是否校准频率倍增电路54。在一个实施方案中,周期性的执行校准。在一个实施方案中,模式和校准电路56生成具有两个状态的信号。在一个实施方案中,一个状态划分低电流周期,一个状态划分校准周期。在一个实施方案中,该信号具有一定的周期和一定的占空比。例如,信号可具有1秒的周期和百分之一的占空比。在这种情况下,校准周期可每秒执行一次。此外,校准周期可持续.01秒。在一个实施方案中,周期和占空比是可编程的。硬件和/或软件可用于周期性地开始校准过程。图8描绘了进行确定的重定时电路的一个实施方案。步骤506至步骤512发生在校准周期期间。

步骤506指示自时钟生成电路52输出参考时钟。如上所述,自时钟生成电路52不需要输入时钟来生成参考时钟。保存在步骤412中的微调设置可应用于自时钟生成电路52,以形成参考时钟期望的频率。注意,自时钟生成电路52可能对电压和/或温度的变化很敏感。因此,如果电压和/或温度发生变化,则参考时钟的频率可能发生变化。这意味着不需要参考时钟的频率与初始化阶段中的频率相同(例如,过程400的步骤404)。参考时钟的频率可略低于初始化阶段的频率、与初始化阶段的频率相同或略高于初始化阶段的频率。

步骤508为将参考时钟提供给频率倍增电路54。在一个实施方案中,自时钟生成电路52的输出部被连接到频率倍增电路54的输入部,使得步骤508响应于自时钟生成电路52输出参考时钟而发生。

步骤510包括锁定到参考时钟的频率倍增电路54。注意,可使用频率倍增电路54的最近保存的微调设置以便于快速锁定。步骤510还可包括生成重定时时钟的频率倍增电路54。在一个实施方案中,重定时时钟的频率基于参考时钟频率的倍数。此外,在一个实施方案中,重定时时钟的频率被略微提高,以补偿可能由电压或温度引起的参考时钟频率的变化。

步骤512包括保存频率倍增电路54的微调设置(或校准值)。在一个实施方案中,模式和校准电路56将微调设置保存到存储装置58。在步骤512之后,过程500回到步骤502以再次将自时钟生成电路52放置在低电流模式中。注意,自时钟生成电路52在低电流模式期间停止生成参考时钟。注意,包括但不限于频率倍增电路54的其他电路也可在低电流模式期间关闭。注意,在一个实施方案中,持续保持模式直到输入时钟再次存在。输入时钟可在保持模式期间的任何时间返回。

图6为在正常模式期间操作重定时电路50的过程600的一个实施方案的流程图。过程600为图2中过程75的步骤82的一个实施方案。过程600可通过图1A的重定时电路来执行。过程600可在存储器系统(诸如图1B或图11的系统)中执行,但不限于存储器系统。过程600可通过图7所示的重定时电路700或图8所示的重定时电路800来执行。注意,响应于输入时钟的返回来执行过程600,这可能发生在保持模式的任何时候。

步骤602包括访问频率倍增电路54的微调设置(或校准值)。这些是在保持模式的一个实施方案的期间周期性重新校准的微调设置。在一个实施方案中,这些是来自过程500的步骤512的微调设置。在一个实施方案中,模式和校准电路56访问存储装置58的微调设置。

步骤604包括根据需要重新启动自时钟生成电路52。注意,在一个实施方案中,在大部分保持模式期间自时钟生成电路52是关闭的。然而,当输入时钟返回时,仍然有很小的机会自时钟生成电路52可能运行。因此,可能不需要重新启动自时钟生成电路52。自时钟生成电路52可基于在初始化过程期间保存的参数重新启动。在一个实施方案中,使用来自过程400的步骤412的微调设置。

步骤606包括使用保存的微调设置来初始化频率倍增电路54。注意,这些微调设置来自保持模式期间(例如,从步骤512)的周期性重新校准。

步骤608为将参考时钟提供给频率倍增电路54。在一个实施方案中,自时钟生成电路52的输出部被连接到频率倍增电路54的输入部,使得步骤508响应于自时钟生成电路52输出参考时钟而发生。

步骤610包括锁定到参考时钟的频率倍增电路54。注意,因为使用了来自最近校准周期的已保存的微调设置,所以频率倍增电路54实现了对参考时钟的快速锁定。

步骤612包括保存频率倍增电路54的微调设置。在一个实施方案中,模式和校准电路56将微调设置保存到存储装置58。

步骤614包括输出重定时时钟的重定时电路50。重定时时钟可为其从频率倍增电路54输出的时钟,或者可基于其从频率倍增电路54输出的时钟。注意,步骤614可包括输出多于一个重定时时钟。例如,图8中的重定时电路800输出两个重定时时钟“SOC_CLK”和“DLLOUT_CLK”。

在一个实施方案中,重定时电路50留在正常模式中并继续输出重定时时钟至少直到输入时钟丢失。如果输入时钟丢失,则重定时电路50进入保持模式。因此,可执行过程500。

图7为重定时电路700的一个实施方案的图示。该重定时电路700具有与图1A的重定时电路50共同的一些元件,并因此使用一些共同的参考标号。重定时电路700添加了时钟选择部件756、延迟电路754和同步化(同步)部件758。可使用重定时电路700代替图1B或图3B中的有源多路复用器70中的重定时电路50。

在一些情况下,自时钟生成电路52可能能够生成具有足够频率的参考时钟。例如,自时钟生成电路52可能能够将参考时钟的频率与输入时钟的频率匹配。在这种情况下,在一个实施方案中,不需要频率倍增电路54。注意,在重定时电路用于存储器系统的一个实施方案中,期望的数据传输速率可以是变化的。例如,如果期望的速率为533MHz,则自时钟生成电路52可能能够生成533MHz的参考时钟。然而,自时钟生成电路52可能不能生成满足所期望的1600MHz的数据传输速率的参考时钟。

时钟选择模块756被配置成选择直接来自自时钟生成电路52的参考时钟或来自频率倍增电路54的时钟。时钟选择模块756的一个输入部接收直接来自自时钟生成电路52的参考时钟。时钟选择模块756的另一个输入部接收来自频率倍增电路54的时钟。自时钟生成电路52向时钟选择模块756发送时钟选择信号以选择时钟选择模块的输入部中的一个。因此,自时钟生成电路52决定是否使用其生成的参考时钟或来自频率倍增电路54的重定时时钟。

重定时电路700输出两个重定时时钟。时钟选择模块756输出重定时时钟,并且延迟电路754输出延迟的重定时时钟。在一个实施方案中,延迟电路754被配置成将重定时时钟的相位改变90度。在一个实施方案中,延迟电路754被配置成将重定时时钟延迟90度。

同步器758被配置成防止重定时时钟中的短时脉冲干扰。同步器758输入保持信号(RET),该保持信号指示重定时电路700是否应在保持模式。保持信号可由检测输入时钟的存在/不存在的任何硬件或软件生成。例如,核心逻辑60生成RET。注意,在电路700中,RET被提供给模式和校准电路56。然而,另一种选择为模式和校准电路56基于输入时钟是否存在来生成RET。

图8为重定时电路800的一个实施方案的图示。重定时电路800示出了重定时电路700的一个实施方案的更多细节。在一个实施方案中,重定时电路800用于图1B中有源多路复用器70中的重定时电路50。在一个实施方案中,重定时电路800用于图3B中有源多路复用器70中的重定时电路50。在一个实施方案中,重定时电路800用于图11中有源多路复用器70中的重定时电路50。然而,重定时电路800可用于其他应用。重定时电路800输入DQS,其为输入时钟的一个示例。在一个实施方案中,DQS来自存储器控制器122。注意,DQS可为数据选通信号。重定时电路800输出两个重定时时钟(“SOC_CLK”和“DLLOUT_CLK”)。在一个实施方案中,DLLOUT_CLK与SOC_CLK的相位延迟90度。重定时电路800还输入若干控制信号(EN、RET、SOC_CTRL)。在一个实施方案中,控制信号由核心逻辑60生成。在一个实施方案中,响应于检测到上电复位而生成启动信号(EN)。保持信号(RET)用于将重定时电路800放置到保持模式中并返回正常模式。保持信号(RET)可基于DQS的存在/不存在来生成。SOC控制信号(SOC_CTRL)用于促进DLLOUT_CLK的生成。

高频振荡器802、状态机804和反相器806为自时钟生成电路52中一个实施方案内的部件。高频振荡器802在参考时钟输出部(REF)输出参考时钟。高频振荡器802可为例如高频振荡器、高频张弛振荡器、RC振荡器电路、LC振荡器电路等。在一个实施方案中,高频振荡器802具有能够使其工作的启动输入部(EN)。在一个实施方案中,高频振荡器802具有保持模式输入部(RET),该保持模式输入部用于在保持模式期间禁用高频振荡器802。在一个实施方案中,高频振荡器802被配置成在RET输入部的信号高时停止输出参考时钟。微调设置输入部(TRIM_HF)可用于提供微调设置以调节参考时钟的频率。

反相器806连接到高频振荡器802的RET输入部。反相器806接收保持模式校准信号(RET_CAL)。在保持模式期间使用RET_CAL信号以指示其为低电流周期还是校准周期。在低电流周期期间,RET_CAL用于将高频振荡器802放置到不输出参考时钟的低电流模式中。在校准周期期间,RET_CAL信号用于将高频振荡器802放置到输出参考时钟的模式中。

在一个实施方案中,状态机804执行若干功能。状态机804可检测输入时钟的频率、可调整高频振荡器802,并且可选择频率模式。状态机804具有启动输入部(EN)以使其工作。状态机804可以硬件、软件,或硬件和软件的某种组合来实现。

状态机84具有接收输入时钟(DQS)的第一时钟输入部(C1)和连接到高频振荡器802的REF输出部的第二时钟输入部(C2),以便接收来自高频振荡器802的参考时钟。状态机84被配置成比较两个时钟的频率,并将微调设置发送到高频振荡器802以调节参考时钟的频率。状态机804具有连接到高频振荡器802的微调设置输入部(TRIM_HF)的微调设置输出部(TRIM_S),以便提供微调设置。在一个实施方案中,状态机804具有在一段时间内对输入时钟(DQS)的时钟脉冲进行计数的第一计数器和在相同时间段内对参考时钟的时钟脉冲进行计数的第二计数器。然后,状态机804调整高频振荡器802的微调设置以增大或减小参考时钟的频率。状态机804可尝试使两个时钟频率匹配。如果这不可能,则状态机804可尝试使参考时钟的频率为输入时钟频率的某个分数。在一个实施方案中,状态机804保存微调位的值。微调位可保存在易失性存储装置或非易失性存储装置中(诸如未在图8中明确示出的存储装置58)。

如上所述,状态机804可选择频率模式。该频率模式控制是否使用锁定回路808。状态机804在频率模式(FM)输出部输出频率模式信号。频率模式信号基于输入时钟和参考时钟的频率关系。例如,如果参考时钟为输入时钟频率的一半,则发出X2模式信号。在一个实施方案中,频率模式信号具有两个值,一个用于X2模式,一个用于正常模式。

锁定回路808、多路复用器810和门812为频率倍增电路54的一个实施方案。锁定回路808可为但不限于锁相回路、延迟锁定回路或频率锁定回路。锁定回路808具有连接到高频振荡器802输出部的REF输入部,使得锁定回路808可接收参考时钟。锁定回路808具有使其工作的启动输入部(EN)。注意,启动输入部连接到状态机804的FM输出部,使得该启动输入部接收频率模式信号。在图8示出的实施方案中,频率模式信号可仅具有两个值。因此,锁定回路808在频率模式(例如,X2模式)中被启动,或者锁定回路808不被启动。然而,频率模式信号可具有两个以上的值,在这种情况下,可存在另外的频率模式(例如,X2、X4)。锁定回路808具有校准输入部(CAL),该校准输入部指示锁定回路808相对于参考信号校准其自身。例如,在锁定到参考信号之后,锁定回路808可提供微调设置,该微调设置可被保存到存储装置。锁定回路808在其重定时时钟输出部(RET_CK)上输出重定时时钟。

多路复用器810具有连接到锁定回路808的输出部(RET_CK)的一个输入部(标记为“1”),以便接收锁定回路808的重定时时钟输出。多路复用器810具有连接到高频振荡器802的输出部的第二输入部(标记为“0”),以接收参考时钟。多路复用器810具有连接到状态机804的FM输出部的选择输入部,使得倍增器模式信号选择多路复用器810的输入部中的一个。在一个实施方案中,当处于X2模式中时,多路复用器810传递来自锁定回路808的时钟信号;当处于正常模式中时,多路复用器810传递来自高频振荡器802的参考时钟。多路复用器的输出部在图8中被称为内部时钟(INT_CLK)。注意,INT_CLK基于来自锁定回路808的重定时时钟,因此是重定时时钟的一个实施方案。

低频振荡器814、校准信号发生器816和逻辑门818为模式和校准电路56的一个实施方案的一些元件。逻辑门818具有接收启动信号(EN)的第一输入部和接收保持信号(RET)的第二输入部。因此,逻辑门818的输出部为EN和RET的逻辑AND。在一个实施方案中,逻辑门818的输出部划分保持模式。

在一个实施方案中,低频振荡器814为环形振荡器。低频振荡器814具有连接到逻辑门818的输出部的输入部(RET)。低频振荡器814在其低频时钟(LFC)输出部输出低频时钟。例如,低频时钟可为约1Khz,但低频率时钟可具有更高或更低的频率。

校准信号发生器816具有连接到低频振荡器814的LFC输出部的输入部(C_IN),以便接收低频时钟。校准信号发生器816具有连接到逻辑门818的输出部的输入部(RET)。校准信号发生器816被配置成在其输出部(C_OUT)生成保留校准信号(RET_CAL)。在一个实施方案中,校准信号发生器816建立了RET_CAL的周期和占空比。RET_CAL的周期可用于选择在保持模式期间将多久校准一次锁定回路808。RET_CAL的占空比可用于选择实际校准的持续时间。注意,占空比可以非常低,使得在保持模式期间消耗非常少的电流。

校准信号发生器816可操纵低频时钟以生成RET_CAL。在一个实施方案中,校准信号发生器816将低频时钟除以“N”以建立RET_CAL的周期。校准信号发生器816可以“M”百分比建立RET_CAL的占空比。在一个实施方案中,N和/或M的值是可编程的。

如上所述,保持校准信号(RET_CAL)用于使锁定回路808在保持模式期间被周期性地校准。校准信号发生器816的输出部(C_OUT)连接到逻辑门812的输入部中的一个,以便提供RET_CAL。逻辑门812的另一输入部连接到状态机804的FM输出部,以接收频率模式信号。逻辑门812的输出部连接到锁定回路808的校准输入部(CAL)。因此,当重定时电路处于X2模式并且校准信号(RET_CAL)高时,指示锁定回路808将其自身校准至参考时钟。例如,锁定回路808可锁定到参考时钟并记录微调设置,该微调设置可保存在存储装置中(例如,存储装置58)。

保持校准信号(RET_CAL)也被提供给反相器806的输入部,该反相器倒置保持校准信号(RET_CAL)并将倒置的信号提供给高频振荡器802的RET输入部。这具有防止高频振荡器802在保持模式期间(除了当锁定回路808正在被校准时)产生参考信号的效果。

主延迟锁定回路(主DLL)524和从延迟锁定回路(从DLL)526为包括在重定时电路700的延迟电路754中的一个实施方案的部件。如上所述,在一个实施方案中,延迟电路754被配置成将重定时时钟的相位改变(例如,延迟)90度。主延迟锁定回路524具有连接到多路复用器810的输出部的时钟输入部(CK),以接收内部时钟(INT_CLK)。在一个实施方案中,主延迟锁定回路524可具有相位比较器,以将内部时钟的相位与DLLOUT_CLK进行比较。

主DLL 524的输出部(DLYO)连接到从DLL 526的输入部(DLYI)。主DLL 524在其延迟输出部(DLYO)向从DLL 526输出延迟控制信号,以控制从DLL 526的延迟。在一个实施方案中,主DLL 524包括一个或多个延迟门的链。在一个实施方案中,从DLL 526包括一个或多个延迟门的链。在一个实施方案中,通过选择链中反相器的数量来调节延迟。注意,主DLL和从DLL 524、526可以各种方式来实现,方式包括模拟、数字或混合信号(模拟和数字)。从DLL 524在其时钟输入部(CK)输入SOC_CLK。

主DLL 524接收标记为SOC_CTRL的控制信号。这些控制信号可包括用于例如指示主DLL 524打开的启动信号。其他控制信号可针对于如何实现主DLL 524。

主延迟锁定回路524具有连接到校准信号发生器816的输出部的CAL输入部,以接收RET_CAL。RET_CAL信号使得主DLL 524在保持模式期间周期性地校准。如上所述,RET_CAL信号可用于在保持模式的低电流周期与校准周期之间进行界定。因此,主延迟锁定回路524可在校准周期期间校准延迟电路754。可将来自该校准的微调设置保存到存储装置58。在一个实施方案中,当进入正常模式以初始化主DLL和/或从DLL 524、526时,使用这些微调设置。

同步器820和逻辑门822为重定时电路700的同步器758的一个实施方案的部件。同步器820被配置成防止重定时时钟中的短时脉冲干扰(例如,SOC_CLK、DLLOUT_CLK)。当保持信号(RET)改变时,任何一个重定时时钟(SOC_CLK、DLLOUT_CLK)都不应有任何短时脉冲干扰。同步器820具有连接到逻辑门818的输出部的输入部(RET)。同步器820具有连接到多路复用器810的输出部的时钟输入部(SYNC_CLK),以便接收内部时钟(INT_CLK)。同步器820具有连接到逻辑门822的输入部的时钟输出部(S_OUT)。在一个实施方案中,同步器820提供了相对于INT_CLK的RET信号的同步复制品。同步器820可防止SOC_CLK和/或DLLOUT_CLK中的短时脉冲干扰。在保持模式的一个实施方案期间,同步器820关闭了SOC_CLK和DLLOUT_CLK。因此,节省了电流和/或功率。然而,请注意,INT_CLK可在保持模式的校准阶段期间运行。逻辑门822使其另一输入部连接到多路复用器810的输出部,以便接收内部时钟(INT_CLK)。门822具有提供SOC_CLK的输出部。

图9为图8的重定时电路800中的信号的一个实施方案的时序图。在一个实施方案中,启动信号(EN)和保持模式信号(RET)由核心逻辑60提供。其他电路可用于提供EN和RET。

在时间t1时,输入时钟DQS存在。在一个实施方案中,存储器控制器122将DQS提供给有源多路复用器70。

在时间t2时,启动信号EN变为有效。在一个实施方案中,核心逻辑60检测DQS并相应地设置EN。

t3与t4之间的时间表示高频振荡器802打开、产生用于参考时钟的适当的频率、锁定回路808锁定到参考时钟,以及锁定回路808生成内部时钟(INT_CLK)。注意,到时间t4时INT_CLK是可用的。还请注意,高频振荡器802和锁定回路808的微调设置可保存到存储装置58中(例如,寄存器等)。

在时间t5时,重定时时钟SOC_CLK是可用的。在时间t4时可用的INT_CLK与SOC_CLK之间的小延迟可能是由于逻辑门822引起的。

在时间t6时,保持信号RET变高。保持信号RET可响应于没有时钟信号而变高(例如,在时间t5时)。然而,请注意,在DQS已停止切换之后,RET可延迟预定的时间。这允许重定时时钟保持可用。例如,SOC_CLK在时间t5与时间t6之间保持可用。在一个实施方案中,在DQS不再切换之后,由核心逻辑60使用SOC_CLK。在一个实施方案中,SOC_CLK用于图1B中的重定时时钟A。

在一个实施方案中,保持模式由RET信号划分。因此,保持模式可定义为t6到时间t10之间的时间段。保持模式具有低电流周期和校准周期,如下文将描述的。低电流周期介于时间t7与时间t8之间,并且还介于时间t9与时间t10之间。校准周期介于时间t8与时间t9之间。注意,在保持模式内可能有许多校准周期。在一个实施方案中,请注意,响应于DQS不再存在而进入保持模式。

在时间t6与时间t7之间,内部时钟(INT_CLK)仍然可用。这是因为高频振荡器802和锁定回路808可在保持模式开始时继续运行预定量的时钟周期。注意,在时间t6之后,SOC_CLK不再切换。在一个实施方案中,这是由于同步器820的影响引起的。注意,在时间t6与时间t11之间的保持模式期间SOC_CLK没有运行,这节省了功率。另外,请注意,参考图8,在时间t6与时间t11之间DLLOUT_CLK没有运行,这也节省了功率。

在时间t7时,RET_CAL变低。注意,RET_CAL可由校准信号发生器816提供。注意,当RET_CAL低时,不再生成INT_CLK。参考重定时电路800,当RET_CAL变低时,指示高频振荡器802停止输出参考时钟。因此,锁定回路808不再具有要锁定到其上的参考时钟。因此,锁定回路808不再输出重定时时钟。

在时间t8与时间t9之间,RET_CAL高。注意,当RET_CAL高时,INT_CLK再次存在。这为校准周期。参考重定时电路800,当RET_CAL再次为高时,指示高频振荡器802输出参考时钟。因此,锁定回路808具有要锁定到其上的参考时钟。另外,锁定回路808的CAL输入部指示锁定回路808锁定到参考时钟并提供微调设置。注意,可保存来自锁定到参考时钟的锁定回路808的微调设置。另外,请注意,参考图8,在时间t8与时间t9之间的校准阶段期间,INT_CLK被提供给主DLL 524。还请注意,主DLL 524的DLYO输出部可在t8与t9之间切换。然而,从DLL 526的CK输入部(其接收SOC_CLK)不在t8与t9之间切换。

在时间t10时,保持模式结束。在一个实施方案中,请注意,响应于DQS再次存在而离开保持模式。因此,时间t10可表示正常模式的开始。注意,内部时钟在时间t10时再次存在。另外,SOC_CLK在时间t11时存在,该时间为离开保持模式之后的短时间。注意,锁定回路808能够很快地锁定到参考时钟,从而允许在进入正常模式时快速生成INT_CLK。还请注意,在一个实施方案中,来自最近校准阶段的锁定回路808的微调设置用于在正常模式开始时初始化锁定回路808,以实现快速锁定。

如上所述,在一个实施方案中,在输入时钟不再存在之后,继续生成重定时时钟。图10为在输入时钟不再存在之后继续生成并使用重定时时钟的过程1000的一个实施方案的流程图。过程1000可用于存储器系统100中,诸如图1B的存储器系统。有源多路复用器70的一个实施方案的具有FIFO,用于临时存储从存储器控制器122传输到存储器管芯108的数据。过程1000描述了在输入时钟不再可用之后如何继续传输FIFO中的数据。

步骤1002示出了输入时钟不再存在的情况。在一个实施方案中,这由核心逻辑60检测。注意,输入时钟可为来自存储器控制器122的数据选通信号。

步骤1004包括继续生成重定时时钟。在一个实施方案中,步骤1004被执行一定数量的时钟周期。在一个实施方案中,在输入时钟不再存在之后继续操作自时钟生成电路52和频率倍增电路54,以便继续生成重定时时钟。在一个实施方案的中,在输入时钟(例如,DQS)不再存在之后继续操作高频振荡器802和锁定回路808,以便继续生成重定时时钟。

步骤1006包括使用重定时时钟将数据传出FIFO。在一个实施方案中,核心逻辑60使用重定时时钟来将数据传进或传出FIFO。

步骤1008包括使用重定时时钟来执行与存储器相关的任务。在一个实施方案中,与存储器相关的任务是指存储器管芯108中的存储器单元。例如,重定时时钟可能用于垃圾回收。在一个实施方案中,核心逻辑60使用重定时时钟来执行与存储器相关的任务。

图11为具有带有重定时电路50的有源多路复用器70的存储器系统100的一个实施方案的框图。有源多路复用器70输入来自存储器控制器122的DQS_IN,并生成重定时时钟SOC_CLK和DLLOUT_CLK。重定时时钟DLLOUT_CLK作为DQS_OUT被提供给存储器管芯108。在一个实施方案中,重定时电路800用于生成SOC_CLK和DLLOUT_CLK。然而,图11中的重定时电路50不限于重定时电路800。图11中的有源多路复用器70为图1B中有源多路复用器70的一个实施方案。

图11中的有源多路复用器70还具有FIFO缓冲器1102和取样器1104。FIFO缓冲器1102可被包括在图1B的前端I/Os 62中的一个实施方案。取样器1104可被包括在图1B的后端I/Os 64中的一个实施方案。核心逻辑60没有在图11中示出;然而,请注意,图11中的有源多路复用器70可具有核心逻辑60,以通过例如提供时钟(例如,SOC_CLK和DLLOUT_CLK)来控制FIFO缓冲器1102和取样器64。

FIFO缓冲器1102在其数据输入部D_IN输入来自存储器控制器122的数据(Data_IN)。在一个实施方案中,数据输入D_IN为八位宽的数据总线。FIFO缓冲器1102输入来自存储器控制器122的输入时钟DQS_IN。注意,图8中的DQS可为DQS_IN。重定时时钟SOC_CLK被提供给FIFO缓冲器1102的输出时钟(OUT_CLK),以便时钟在数据输出部D_OUT输出数据。数据被提供给取样器1104。

在一个实施方案中,取样器1104为一组触发器,以将来自FIFO缓冲器1102的数据锁存到存储器管芯108。取样器1104输入重定时时钟SOC_CLK。在一个实施方案中,取样器1104在SOC_CLK的上升边上锁存数据。因此,取样器1104将Data_Out提供给存储器管芯108。

本文所公开的一个实施方案包括一种装置,该装置包括:非临时性存储装置、自时钟生成电路、耦接到自时钟生成电路的频率倍增电路,以及耦接到自时钟生成电路和频率倍增电路的模式和校准电路。自时钟生成电路被配置成输出频率基于输入时钟频率的参考时钟。频率倍增电路被配置成锁定到参考时钟,并输出频率基于参考时钟频率倍数的重定时时钟。模式和校准电路被配置成:i)响应于输入时钟不再存在,在保持模式中操作自时钟生成电路和频率倍增电路;ii)指示自时钟生成电路在除校准周期期间的保持模式期间不输出参考时钟;以及iii)在校准周期期间,将来自将频率倍增电路锁定到参考时钟的校准值存储到非临时性存储装置中。

在第二实施方案中,为了推进第一实施方案,模式和校准电路被进一步配置成使用来自非临时性存储装置的校准值来响应于输入时钟的再次存在而初始化频率倍增电路。

在第三实施方案中,为了推进第一实施方案或第二实施方案,模式和校准电路被进一步配置成:i)在保持模式之后,响应于输入时钟的再次存在,在正常模式中操作自时钟生成电路和频率倍增电路;ii)指示自时钟生成电路在正常模式期间输出参考时钟;以及iii)当进入正常模式时,使用来自非临时性存储装置的校准值来初始化频率倍增电路。

在第四实施方案中,为了推进第一实施方案至第三实施方案中的任何一个,自时钟生成电路被进一步配置成:i)同步参考时钟,使其具有频率为输入时钟频率分数的频率;ii)将来自同步参考时钟的参考时钟生成值存储到输入时钟;以及iii)在保持模式期间应用参考时钟生成值,以使参考时钟具有频率为输入时钟频率分数的频率。

在第五实施方案中,为了推进第一实施方案至第四实施方案中的任何一个,装置还包括同步器,该同步器被配置成在保持模式与正常模式之间切换时防止重定时时钟中的短时脉冲干扰。

在第六实施方案中,为了推进第一实施方案至第五实施方案中的任何一个,装置被配置成在输入时钟不再存在之后继续提供重定时时钟至少预定量的时钟周期。

在第七实施方案中,为了推进第一实施方案至第六实施方案中的任何一个,装置还包括延迟电路,该延迟电路被配置成在保持模式期间生成重定时时钟的延迟型式。

在第八实施方案中,为了推进第一实施方案至第七实施方案中的任何一个,装置还包括存储器控制器,该存储器控制器被配置成提供输入时钟,其中输入时钟为数据选通信号。

在第九实施方案中,为了推进第八实施方案,装置还包括存储器管芯;以及核心逻辑,该核心逻辑被配置成使用重定时时钟控制从存储器控制器到存储器管芯的数据传输。

一个实施方案包括操作时钟重定时电路的方法。该方法包括:i)响应于输入时钟可用于时钟重定时电路,在正常模式中操作时钟重定时电路;以及ii)响应于输入时钟不再可用于时钟重定时电路,在保持模式中操作时钟重定时电路。保持模式具有低电流周期和校准周期。在正常模式中操作时钟重定时包括:i)基于输入时钟的频率,通过自时钟生成电路输出参考时钟;以及ii)基于将频率倍增电路锁定到参考时钟来生成重定时时钟,该重定时时钟具有基于参考时钟频率倍数的频率。在保持模式中操作时钟重定时包括:i)指示自时钟生成电路在低电流周期期间不输出参考时钟,并在校准周期期间输出参考时钟;ii)在校准周期期间将频率倍增电路校准至参考时钟;以及iii)在校准周期期间,将来自锁定到所述参考时钟的频率倍增电路的校准值存储到非临时性存储装置。

一个实施方案包括时钟重定时电路,该时钟重定时电路包括:非临时性存储装置;模式装置,该模式装置用于响应于输入时钟可用于时钟重定时电路而在正常模式中操作时钟重定时电路,和响应于输入时钟不再可用于时钟重定时电路而在保持模式中操作时钟重定时电路;参考时钟生成装置,该参考时钟生成装置用于生成频率基于输入时钟频率的参考时钟;锁定装置,该锁定装置用于锁定到参考时钟,并用于生成频率基于参考时钟频率倍数的重定时时钟;以及校准装置,该校准装置用于:i)指示参考时钟生成装置在保持模式期间(除了在保持模式的校准周期期间)不输出参考时钟;ii)在校准周期期间将锁定装置校准至参考时钟;以及iii)在校准周期期间,将来自将锁定装置锁定到参考时钟的校准值存储到非临时性存储装置中。

本文中,模式装置可包括模式和校准电路56,核心逻辑60,逻辑门818,低频振荡器814,校准信号发生器816,逻辑门818,反相器806,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该模式装置可包括其他硬件和/或软件。

本文中,参考时钟生成装置可包括自时钟生成电路52,高频振荡器802,高频张弛振荡器,RC振荡器电路,LC振荡器,状态机804,反相器806,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该参考时钟生成装置可包括其他硬件和/或软件。

本文中,锁定装置可包括频率倍增电路54,锁定回路808,多路复用器810,门812,锁相回路,延迟锁定回路,频率锁定回路,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该锁定装置可包括其他硬件和/或软件。

本文中,校准装置可包括模式和校准电路56,核心逻辑60,逻辑门818,低频振荡器814,校准信号发生器816,逻辑门818,反相器806,逻辑门812,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该模式装置可包括其他硬件和/或软件。

本文中,用于当从保持模式到正常模式之间切换时防止重定时时钟中的短时脉冲干扰的同步装置可包括同步器758,同步器820,逻辑门822,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该模式装置可包括其他硬件和/或软件。

本文中,用于当从保持模式到正常模式之间切换时防止重定时时钟中的短时脉冲干扰的同步装置可包括同步器758,同步器820,逻辑门822,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该模式装置可包括其他硬件和/或软件。

本文中,时钟检测装置可包括高频振荡器802,高频张弛振荡器,RC振荡器电路,LC振荡器,状态机804,专用集成电路(ASIC),现场可编程门阵列(FPGA),电路,数字逻辑电路,模拟电路,离散电路、门或任何其他类型的硬件的组合,或者其组合中的一个或多个。该参考时钟生成装置可包括其他硬件和/或软件。

出于本文件的目的,说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。

出于本文件的目的,连接可为直接连接或间接连接(例如,经由一个或多个其他部件)。在一些情况下,当元件被提及连接或耦接到另一个元件时,该元件可直接连接到另一个元件,或者经由居间元件间接连接到另一个元件。当元件被提及直接连接到另一个元件时,则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的,则两个设备是“通信”的,使得它们能够在它们之间进行电子信号通信。

出于本文档的目的,术语“基于”可理解为“至少部分地基于”。

出于本文档的目的,在没有附加上下文的情况下,诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序,而是可用于识别目的以识别不同的对象。

出于本文档的目的,对象的术语“组”可指一个或多个对象的“组”。

出于说明和描述的目的已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。可根据上述教导内容进行许多修改和改变。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用,从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

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