半导体放大电路以及半导体电路的制作方法

半导体放大电路以及半导体电路
[0001]
关联申请
[0002]
本申请享受以日本专利申请2019－146554号(申请日：2019年8月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
[0003]
本发明的实施方式涉及半导体放大电路以及半导体电路。


背景技术：

[0004]
在用电池进行驱动的传感器中，将传感器的微弱的输出信号放大的放大电路不可缺少。用电池进行驱动以上，需要尽可能抑制放大电路的消耗电流。即使在传感器的输出信号高速变化的情况下，也要求相应于该信号变化而无畸变地进行放大的低畸变性能。
[0005]
但是，一般而言，为了使放大电路的低畸变性能提高，需要增大在放大电路中流动的电流，消耗电力增大。这样，在放大电路中，低消耗电力性能和低畸变性能存在折衷选择的关系。


技术实现要素：

[0006]
本发明的实施方式，提供不增大消耗电力而能够降低放大信号的畸变的半导体放大电路以及半导体电路。
[0007]
实施方式的半导体放大电路具备：驱动器，输出与输入信号相应的驱动信号，并且根据指示信号的逻辑而切换上述驱动信号的驱动能力；指示信号设定部，根据上述输入信号是否满足规定的条件，设定上述指示信号的逻辑；以及输出电路，具有被输入上述驱动信号的控制端子和输出将上述输入信号放大后的信号的输出端子。
附图说明
[0008]
图1是第1实施方式的半导体放大电路的框图。
[0009]
图2是说明图1的差动输入信号的图。
[0010]
图3是表示图1的电流加法器、栅极驱动器以及输出电路的详细的内部构成的一例的电路图。
[0011]
图4是表示偏置选择器的内部构成的一例的电路图。
[0012]
图5是表示一个比较例的半导体放大电路的概略构成的框图。
[0013]
图6是图5的半导体放大电路内的各部的电压波形图。
[0014]
图7是本实施方式的半导体放大电路内的各部的电压波形图。
[0015]
图8是示意地表示消耗电流与高速性的关系的图。
[0016]
图9是第2实施方式的半导体放大电路的电路图。
[0017]
图10是将可同相输入电压范围进行比较后的图。
[0018]
图11是第3实施方式的半导体放大电路的电路图。
[0019]
图12是第3实施方式的一个变形例的半导体放大电路的电路图。
[0020]
图13a是表示图3的半导体放大电路的可同相输入范围的图。
[0021]
图13b是表示图12的半导体放大电路的可同相输入范围的图。
具体实施方式
[0022]
以下，参照附图对于实施的方式进行说明。另外，在本件说明书和附图中，考虑到理解的容易度和图示，将一部分的构成部分省略、变更或简化地进行说明以及图示，但可期待同样的功能的程度的技术内容也包含在本实施的方式中而进行解释。另外，在本件说明书所附的图中，考虑到图示和理解的容易度，适当将比例尺以及纵横的尺寸比等相对于实物进行了变更并进行了夸张。
[0023]
(第1实施方式)
[0024]
图1是第1实施方式的半导体放大电路1以及半导体电路20的框图。图1的半导体放大电路1以及半导体电路20，是在半导体基板上形成的电路。在形成图1的半导体放大电路1的半导体基板上也可以混合搭载其他的电路。图1的半导体放大电路1的用途未特别当作问题，但在例如将由各种传感器检测到的微弱的输出信号放大的目的中能够使用。
[0025]
图1的半导体放大电路1，作为必须的构成部件，而具备栅极驱动器(驱动器)2、增强时间设定部(指示信号设定部)3及输出电路4。从半导体放大电路1中将输出电路4去除后的构成是半导体电路20。半导体放大电路1和半导体电路20，既可以形成于同一半导体基板上，也可以形成于不同的半导体基板。
[0026]
栅极驱动器2输出与输入信号相应的栅极驱动信号(驱动信号)，并且根据驱动增强信号(指示信号)的逻辑，切换栅极驱动信号的驱动能力。更详细而言，栅极驱动器2输出与输入信号相应的栅极驱动信号，并且在后述的驱动增强信号为第1逻辑的期间，使栅极驱动信号的驱动能力增强。所谓的第1逻辑，例如是高电平。输入信号既可以是单一的电压信号，也可以是包含第1输入信号vip和第2输入信号vin的差动输入信号。如后述那样，使用差动输入信号作为输入信号的情况下，栅极驱动器2输出与构成差动输入信号的第1输入信号vip与第2输入信号vin之间的电压差相应的栅极驱动信号。驱动增强信号是对是否使栅极驱动信号的驱动能力增强进行指定的指示信号。所谓的使栅极驱动信号的驱动能力增强，例如是指使栅极驱动信号的电压电平提高或降低。由此，栅极被输入栅极驱动信号的晶体管的动作高速化，能够使输出电路4的动作加快。
[0027]
增强时间设定部3，根据输入信号是否满足规定的条件，设定驱动增强信号的逻辑。更详细而言，增强时间设定部3，在输入信号满足规定的条件之后规定时间期间，将驱动增强信号设为第1逻辑，在经过规定时间后，将驱动增强信号设为第2逻辑。所谓的满足规定的条件，在例如输入信号为差动输入信号的情况下，是构成差动输入信号的第1输入信号vip与第2输入信号vin之间的电压差的绝对值比偏移电压vofst大的情况。在第1输入信号vip与第2输入信号vin之间的电压差的绝对值为偏移电压vofst以下的情况下，不会满足规定的条件。栅极驱动器2，在驱动增强信号为第1逻辑时使栅极驱动信号的驱动能力增强，在驱动增强信号为第2逻辑时使栅极驱动信号为通常的驱动能力。
[0028]
输出电路4具有被输入栅极驱动信号的控制端子、及输出将输入信号放大后的信号的输出端子。更详细而言，输出电路4包括具有被输入栅极驱动信号的栅极的晶体管，从
晶体管输出将输入信号放大后的放大信号。更具体而言，输出电路4具有在电源电压节点与接地节点之间级联连接的pmos晶体管q1以及nmos晶体管q2。pmos晶体管q1的漏极和pmos晶体管q2的漏极连接于输出端子out。对pmos晶体管q1的栅极输入第1栅极驱动信号，对nmos晶体管q2的栅极，输入第2栅极驱动信号。上述第1栅极驱动信号和第2栅极驱动信号，通过栅极驱动器2生成。在增强时间设定部3将驱动增强信号设定为第1逻辑的情况下，第1栅极驱动信号的电压电平进一步变低而pmos晶体管q1迅速地导通，或者第2栅极驱动信号的电压电平进一步变高而nmos晶体管q2迅速地导通。
[0029]
此外，图1的半导体放大电路1也可以具备差动输入电路5和电流加法器6。
[0030]
差动输入电路5具有恒流源5a及第1导电型的一对pmos晶体管q3、q4。对这些pmos晶体管q3、q4的栅极，分别输入由第1输入信号vip和第2输入信号vin构成的差动输入信号。差动输入电路5输出与第1输入信号vip和第2输入信号vin之间的电压差相应的电流。构成差动输入信号的第1输入信号vip和第2输入信号vin，在稳定状态下是同一电压电平，在信号逻辑转移的过渡状态下第1输入信号vip与第2输入信号vin产生电压差。差动输入电路5输出与第1输入信号vip和第2输入信号vin之间的电压差相应的电流。从差动输入电路5输出的电流被输入至电流加法器6。
[0031]
被输入第2输入信号vin的pmos晶体管q4的栅极上连接有输出端子out。由此，进行负反馈，以使第1输入信号vip与第2输入信号vin的电压差消失。
[0032]
电流加法器6输出与对从差动输入电路5输出的电流加上来自恒流源6a的电流而得到的电流相应的电压。从电流加法器6输出的电压具有与第1输入信号vip和第2输入信号vin之间的电压差相应的电压电平。从电流加法器6输出的电压被输入至栅极驱动器2。
[0033]
这样，电流加法器6能够通过对从差动输入电路5输出的电流加上来自恒流源6a的电流而使增益提高。另外，电流加法器6能够扩宽构成差动输入信号的第1输入信号vip以及第2输入信号vin的可同相输入电压范围。关于电流加法器6的动作，后述。
[0034]
此外，图1的半导体放大电路1可以具备第1比较器7、第2比较器8、or电路9及偏置选择器10。
[0035]
第1比较器7检测从第1输入信号vip的电压电平减去第2输入信号vin的电压电平而得到的电压差是否大于偏移电压vofst。第1比较器7，在满足vip＞vin+偏移电压vofst时，成为例如高电位。
[0036]
第2比较器8检测从第2输入信号vin的电压电平减去第1输入信号vip的电压电平而得到的电压差是否大于偏移电压vofst。第1比较器7，在满足vin＞vip+偏移电压vofst时，成为例如高电位。
[0037]
or电路9，是运算第1比较器7的输出信号与第2比较器8的输出信号之间的逻辑和、并将其运算结果输出的逻辑运算电路。因此，or电路9在第1比较器7输出了高电位的情况下、或第2比较器8输出了高电位的情况下，输出高电位。更详细而言，or电路9，在满足vip＞vin+偏移电压vofst的情况下、或者满足vin＞vip+偏移电压vofst的情况下，输出高电位。
[0038]
or电路9输出了高电位的情况，相当于上述的满足规定的条件的情况。因此，增强时间设定部3，在or电路9输出了高电位的情况下，在规定时间期间，将驱动增强信号设为第1逻辑，在经过规定时间后，将驱动增强信号设为第2逻辑。这样，增强时间设定部3仅在or电路9的输出从低电位变化为高电位的情况下，将驱动增强信号设为第1逻辑。另外，代替or电
路9，而使用了输出负逻辑信号的nor电路等的逻辑运算电路的情况下，增强时间设定部3仅仅在该逻辑运算电路的输出从高电位变化为低电位的情况下，将驱动增强信号设为第1逻辑。
[0039]
上述的增强时间设定部3可以内置电容器。该电容器在or电路9输出规定逻辑(例如高电位)的信号时立即蓄积电荷，并在or电路9输出规定逻辑以外的逻辑的信号使耗费时间地将蓄积电荷放电。增强时间设定部3在电容器蓄积了规定量以上的电荷的情况下将驱动增强信号设定为第1逻辑。
[0040]
偏置选择器10如后述那样，基于从增强时间设定部3输出的驱动增强信号，选择栅极驱动器2内的偏置电压的电压电平。这样，通过切换栅极驱动器2内的偏置电压的电压电平，来切换栅极驱动信号的驱动能力。
[0041]
图2是说明图1的差动输入信号的图。在图2中，示出了将本实施方式的半导体放大电路1置换为运算放大器11的例子。如图2所示那样，从各种的传感器12输出的信号，被输入至运算放大器11的正侧输入端子。运算放大器11的负侧输入端子与输出端子out短路。在该情况下，运算放大器11以正侧输入端子与负侧输入端子的电压差为零的方式动作。上述的差动输入信号例如用与运算放大器11的正侧输入端子相连的第1输入信号vip和与负侧输入端子相连的第2输入信号vin构成。
[0042]
传感器12的输出信号的电压电平急剧地上升的情况下，第1输入信号vip的电压电平也急剧地上升，运算放大器11的输出电压不会立刻上升，所以在第1输入信号vip与第2输入信号vin间产生过渡性的电压差。该电压差不久被消除，第1输入信号vip和第2输入信号vin成为相同电压。相对于传感器12的输出信号的电压变化，运算放大器11的输出信号的电压变化延迟的理由是，在运算放大器11中有相位补偿电容、内部寄生电容。
[0043]
在对本实施方式的半导体放大电路1输入了传感器12的输出信号的情况下，与图2同样地，传感器12的输出信号即第1输入信号vip的逻辑变化时，构成差动输入信号的第1输入信号vip与第2输入信号vin会产生过渡性的电压差。本实施方式的半导体放大电路1，在第1输入信号vip和第2输入信号vin产生过渡性的电压差时，仅在规定时间期间，使栅极驱动信号的驱动能力增强。
[0044]
图3是表示图1的电流加法器6、栅极驱动器2以及输出电路4的详细的内部构成的一例的电路图。在图3中，将图1所示的增强时间设定部3、第1比较器7、第2比较器8、or电路9及偏置选择器10省略。
[0045]
图3的电流加法器6具有与恒流源6a连接的增益提高电路6b和电流加法电路6c。
[0046]
恒流源6a具有一对pmos晶体管q5、q6。对一对pmos晶体管q5、q6的栅极供给偏置电压vbias1，对源极供给电源电压。
[0047]
增益提高电路6b具有一对pmos晶体管q7、q8及一对nmos晶体管q9、q10。对一对pmos晶体管q7、q8的栅极供给偏置电压vbias2，源极上连接有一对pmos晶体管q5、q6的漏极。对一对nmos晶体管q9、q10的栅极供给偏置电压vbias3，漏极上连接有一对pmos晶体管q7、q8的漏极。
[0048]
电流加法电路6c具有一对nmos晶体管q11、q12。一对nmos晶体管q11、q12的栅极上连接有nmos晶体管q9的漏极。对一对nmos晶体管q11、q12的漏极，分别连接差动输入电路5内的一对pmos晶体管q4、q3的漏极。一对nmos晶体管q11、q12的源极被接地。
[0049]
在构成恒流源6a的一对pmos晶体管q5、q6的源极－漏极间，流通与偏置电压vbias1相应的恒定电流。增益提高电路6b内的一对pmos晶体管q7、q8和一对nmos晶体管q9、q10，分别作为与偏置电压vbias2、vbias3相应的电阻器起作用。从恒流源6a输出的恒定电流，在一对pmos晶体管q7、q8的源极－漏极间、一对nmos晶体管q9、q10的漏极－源极间通过后，流入电流加法电路6c。在电流加法电路6c中，也流入在差动输入电路5内的一对pmos晶体管q3、q4的源极－漏极间流动的电流。因此，在电流加法电路6c内的一对nmos晶体管q11、q12的漏极－源极间，流动将来自恒流源6a的电流与来自差动输入电路5的电流相加后的电流。
[0050]
栅极驱动器2具有第1栅极信号生成器2a、增益调整器2b及第2栅极信号生成器2c。
[0051]
第1栅极信号生成器2a具有一对pmos晶体管q13、q14。pmos晶体管q13、q14的源极被供给电源电压。pmos晶体管q13、q14，栅极与漏极被短路。
[0052]
增益调整器2b具有一对nmos晶体管q15、q16及一对pmos晶体管q17、q18。nmos晶体管q15、q16的各漏极分别连接于pmos晶体管q13、q14的漏极。nmos晶体管q15的源极连接于pmos晶体管q18的源极。nmos晶体管q16的源极连接于pmos晶体管q17的源极。对nmos晶体管q16的栅极输入偏置电压vbias4，对pmos晶体管q18的栅极输入偏置电压vbias5。nmos晶体管q15的栅极和pmos晶体管q17的栅极，连接于电流加法器6的输出节点即pmos晶体管q8的漏极和nmos晶体管q10的漏极。
[0053]
第2栅极信号生成器2c具有一对nmos晶体管q19、q20。nmos晶体管q19的漏极连接于pmos晶体管q19的栅极和pmos晶体管q17的漏极。nmos晶体管q20的漏极连接于pmos晶体管q20的栅极和pmos晶体管q18的漏极。nmos晶体管q19、q20的各源极连接于接地节点。
[0054]
输出电路4内的pmos晶体管q1的栅极，连接于pmos晶体管q14的栅极和漏极。nmos晶体管q2的栅极，连接于nmos晶体管q20的栅极和漏极。
[0055]
图4是表示生成对栅极驱动器2内的增益调整器2b供给的偏置电压vbias4、vbias5的偏置选择器10的内部构成的一例的电路图。图4的偏置选择器10具有基于从增强时间设定部3输出的驱动增强信号的逻辑进行电压选择的第1电压选择器10a以及第2电压选择器10b。第1电压选择器10a选择电压vbias4a和vbias4b中的任一个，并作为偏置电压vbias4输出。第2电压选择器10b选择电压vbias5a和vbias5b中的任一个，并作为偏置电压vbias5输出。电压vbias4a是比电压vbias4b高例如1.0v左右的电压。同样地，电压vbias5a是比电压vbias5b低例如1.0v左右的电压。偏置选择器10内的第1电压选择器10a以及第2电压选择器10b，在驱动增强信号为例如高电位的情况下，选择电压vbias4a、vbias5a，在驱动增强信号为例如低电位的情况下，选择电压vbias4b、vbias5b。
[0056]
接着，对本实施方式的半导体放大电路1的动作进行说明。半导体放大电路1，若对差动输入电路5输入差动输入信号vip、vin，则开始动作。例如，在vip＞vin的情况下，图3的pmos晶体管q4的漏极电流大于pmos晶体管q3的漏极电流。因此，在电流加法器6内的nmos晶体管q11的漏极－源极间流动的电流增大。由此，nmos晶体管q11、q12的两栅极电压变高。pmos晶体管q4的漏极电流与pmos晶体管q3的漏极电流相比增大，由此pmos晶体管q4的漏极电压高于pmos晶体管q3的漏极电压。即，若pmos晶体管q4的漏极电流增加，则伴随于此，pmos晶体管q3的漏极电压降低。
[0057]
因此，nmos晶体管q10的栅极－源极间电压vgs变大，nmos晶体管q10的漏极电压，
即电流加法器6的输出电压降低。这样、vip＞vin的情况下，电流加法器6的输出电压降低。
[0058]
另一方面，vip≤vin的情况下，pmos晶体管q3的漏极电流与pmos晶体管q4的漏极电流相比增大，pmos晶体管q3的漏极电压高于pmos晶体管q4的漏极电压。因此，nmos晶体管q10的栅极－源极间电压vgs变小，nmos晶体管q10的漏极电压，即电流加法器6的输出电压上升。这样，在vip≤vin的情况下，电流加法器6的输出电压上升。
[0059]
若电流加法器6的输出电压低下，则栅极驱动器2内的pmos晶体管q17的栅极电压降低，所以pmos晶体管q17的源极电压降低，nmos晶体管q16的栅极－源极间电压vgs变大，与nmos晶体管q16的漏极连接的第1栅极驱动信号的电压电平降低。由此，输出电路4内的pmos晶体管q1向导通的方向动作，输出端子out的电压上升。这样，在vip＞vin的情况下，电流加法器6的输出电压降低，输出端子out被提高。输出端子out由于被反馈到被输入第2输入信号vin的pmos晶体管q3的栅极，因此进行抑制输出端子out的上升那样的反馈控制。
[0060]
反之，若电流加法器6的输出电压上升，则栅极驱动器2内的nmos晶体管q15的栅极电压上升，所以nmos晶体管q15的源极电压上升，与pmos晶体管q18的漏极连接的第2栅极驱动信号的电压电平上升。这样，在vin＞vip的情况下，电流加法器6的输出电压上升，输出端子out被降低。输出端子out连接于被输入第2输入信号vin的pmos晶体管q3的栅极，因此进行抑制输出端子out的下降那样的反馈控制。
[0061]
另外，在差动输入信号vip、vin过渡性地变动的情况下，第1比较器7，在vip＞vin+偏移电压vofst时输出高电位的信号，第2比较器8在vin＞vip+偏移电压vofst时输出高电位的信号。
[0062]
如果第1比较器7和第2比较器8中的任一个输出为高电位，则or电路9输出高电位的信号。增强时间设定部3，若or电路9的输出为高电位，则在规定时间期间将驱动增强信号设为第1逻辑(例如高电平)，除此以外设为第2逻辑(例如低电平)。or电路9的输出为高电位，是差动输入信号的输入电压差超过偏移电压vofst后的规定期间。
[0063]
偏置选择器10，如果驱动增强信号为第1逻辑，则与驱动增强信号为第2逻辑的情况相比，使偏置电压vbias4的电压电平进一步增大，并使vbias5的电压电平进一步减小。因此，构成栅极驱动器2内的增益调整器2b的晶体管q16、q18的驱动能力提高，第1栅极驱动信号vg1的电压电平进一步降低，或者第2栅极驱动信号vg2的电压电平进一步提高。因此，输出电路4内的pmos晶体管q1和nmos晶体管q2的动作速度加快。图5是表示一个比较例的半导体放大电路100的概略构成的框图。图5的半导体放大电路100具备放大器21、第1比较器22、第2比较器23、第1开关24及第2开关25。
[0064]
放大器21，从输出端子out输出与构成差动输入信号的第1输入信号vip与第2输入信号vin之间的输入电压差相应的电压信号，并且使该电压信号与第2输入信号vin短路，反馈到放大器21的负输入端子。
[0065]
第1开关24和第2开关25串联连接于电源电压vcc节点与接地节点之间，是与图1的输出电路4同样的构成。另外，第1比较器22以及第2比较器23也是与图1的第1比较器22以及第2比较器23同样的构成。
[0066]
若第1输入信号vip变化，则放大器21欲使输出端子out的电压变化，但有时过渡性地输出端子out的电压与第1输入信号vip成为大幅偏移的电压。第1比较器22和第2比较器23，在第1输入信号vip和第2输入信号vin之间的电压差为偏移电压vofst以上的情况下，使
输出端子out与电源电压节点或者接地节点短路。通过该短路，输出端子out的电压迅速地变化，能够减小输出端子out的电压与第1输入信号vip之间的电压差。
[0067]
图6是图5的半导体放大电路1内的各部的电压波形图。图6的最上段表示第1输入信号vip的电压波形，第2段表示输出端子out的电压波形，第3段表示对使输出端子out与电源电压节点短路的期间进行表示的脉冲波形，第4段表示对使输出端子out与接地节点短路的期间进行表示的脉冲波形。
[0068]
若输入信号发生矩形波的上升，则差动输入信号vip、vin的输入电压差达到偏移电压vofst以上时，第1比较器22的输出成为高电位，第1开关24导通从而输出端子out与电源电压节点短路，输出端子out的电压急剧地上升。然后，若输入电压差小于偏移电压vofst，则第1开关24截止，输出端子out的电压上升的倾斜度变缓，最终，输出端子out的电压成为与第1输入信号vip的电压波形相应的波形形状。在输入信号产生矩形波的下降的情况下，也进行同样的动作。
[0069]
另一方面，在第1输入信号vip的电压波形是正弦波的情况下，在差动输入信号vip、vin的输入电压差达到偏移电压vofst之前，输出端子out的电压缓慢地变化。若输入电压差达到偏移电压vofst以上，则第1开关24导通，输出端子out的电压急剧地上升到电源电压节点为止。然后，若输入电压差小于偏移电压vofst，则第1开关24截止，输出端子out的电压缓慢地变化。第1输入信号vip的电压波形是正弦波的情况下，输入信号的电压电平不断地变化，因此第1开关24交替地反复导通和截止，输出端子out的电压阶梯状地变化。另外，在输入信号的电压电平靠近波峰或者波谷时，若输入电压差继续小于偏移电压vofst状态，则输入电压差残存不变地输出端子out的电压以平缓的倾斜变化，原来的输入信号的电压波形与输出端子out的电压波形成为大不相同的波形，输出端子out的电压波形的畸变变大。
[0070]
图7是本实施方式的半导体放大电路1内的各部的电压波形图。图7的最上段是第1输入信号vip的电压波形，第二段是输出端子out的电压波形，第三段是表示栅极驱动器2的驱动能力的波形。第三段的波形，在驱动能力高的情况下设为高电平，在驱动能力低的情况下设为低电平。
[0071]
在本实施方式中，不使输出端子out与电源电压节点、接地节点短路，而在差动输入信号的输入电压差过渡性地变动的情况下暂时地提高栅极驱动信号的驱动能力，除此以外将栅极驱动信号设定为较低的驱动能力，因此能够使输出端子out的电压追随差动输入信号的电压变化而变化。更详细而言，在第1输入信号vip包含矩形波形状的上升沿的情况下，栅极驱动器2迅速地提高栅极驱动信号的驱动能力，因此输出端子out的电压波形成为矩形状。另外，在第1输入信号vip是正弦波的情况下，在差动输入信号的输入电压差超过偏移电压vofst之前，输出端子out的电压缓缓地上升。若输入电压差超过偏移电压vofst，则输出端子out的电压急剧地上升，然后在规定期间之间，栅极驱动器2提高驱动能力，因此能够追随第1输入信号vip的波形变化地使输出端子out的电压波形变化。由此，能够抑制消耗电力，并且能够改善畸变特性。
[0072]
图8是示意地表示消耗电流与高速性的关系的图。一般而言，消耗电流和高速性有折衷选择的关系，消耗电流越多则越高速(图示p1)，消耗电流越少则越低速(图示p2)。与此相对，在本实施方式中，如差动输入信号的输入电压差变大的情况那样，仅在被要求高速性
的情况下提高栅极驱动器2的驱动能力，尤其在不要求高速性的情况下使栅极驱动器2的驱动能力降低。因此，根据本实施方式，如图8的图示p3所示那样，能够抑制整体的消耗电力，并且能够维持高速性能。
[0073]
这样，在本实施方式中，检测差动输入信号的输入电压差达到偏移电压vofst以上的情况，并且在输入电压差达到偏移电压vofst以上之后规定期间之间，使栅极驱动器2的驱动能力增强。由此，能够抑制输出端子out的电压的畸变，并且能够以消除差动输入信号的输入电压差的方式迅速地进行反馈动作。另外，规定期间以外，使栅极驱动器2的驱动能力下降，因此能够削减消耗电力。
[0074]
(第2实施方式)
[0075]
图9是第2实施方式的半导体放大电路1的电路图。图9的半导体放大电路1是在图3的半导体放大电路1的构成中追加了具有一对nmos晶体管q21、q22和恒流源13a的n型差动输入电路13。以下，将图1、图3的差动输入电路5称为p型差动输入电路5。
[0076]
与图3同样地，p型差动输入电路5内的pmos晶体管q3、q4的漏极分别连接于电流加法器6内的晶体管q12、q11的漏极。与此相对，图9的n型差动输入电路13内的nmos晶体管q21、q22的漏极分别连接于电流加法器6内的pmos晶体管q6、q5的漏极。
[0077]
nmos晶体管q21、q22的各源极上连接有恒流源13a。nmos晶体管q21、q22的各栅极上连接有差动输入信号vip、vin。
[0078]
图9的半导体放大电路1分别具备导电型不同的p型差动输入电路5和n型差动输入电路13，因此能够扩展差动输入信号的可同相输入电压范围。这里，所谓的同相输入电压vcom，是差动输入电压vip、vin的平均值＝(vip+vin)/2。差动输入电压vip、vin的稳态时，为vip＝vin＝vcom。
[0079]
可同相输入电压是指，在考虑漏极－源极间电压vds、栅极－源极间电压vgs的基础上，作为放大电路能够动作的同相输入电压vcom的范围。
[0080]
图10是将在半导体放大电路1内设置了p型差动输入电路5、n型差动输入电路13或者p型差动输入电路5和n型差动输入电路13的情况下的可同相输入电压范围进行比较后的图。在仅设置了p型差动输入电路5的情况下，无法输入距电源电压近的电压范围的差动输入电压。另外，在仅设置了n型差动输入电路13的情况下，无法输入距接地电压近的电压范围的差动输入电压。与此相对，在设置了p型差动输入电路5和n型差动输入电路13的情况下，从接地电压侧一直到电源电压侧为止，应对较宽的电压范围内的差动输入电压，能够缓和针对差动输入电压的电压范围的限制。
[0081]
另外，在预先决定了差动输入电压的电压范围的情况下，通过仅设置p型差动输入电路5或者n型差动输入电路13，与如图9那样设置两组差动输入电路5的情况相比，能够简化电路构成。
[0082]
这样，在第2实施方式中，通过设置导电型不同两组差动输入电路5，能够扩展差动输入信号的可同相输入范围。
[0083]
(第3实施方式)
[0084]
在第1以及第2实施方式中，设置了对在差动输入电路5中流动的电流加上来自恒流源的电流的电流加法器6，但也可以考虑将电流加法器6省略的构成。
[0085]
图11是第3实施方式的半导体放大电路1的电路图。图11的半导体放大电路1，代替
电流加法器6而具备电流检测器27。
[0086]
电流检测器27具有图3的电流加法器6内的一对nmos晶体管q11、q12。即，在图11的半导体放大电路1中，图3的电流加法器6内的晶体管q5～q10被省略。
[0087]
差动输入电路5内的pmos晶体管q3、q4的漏极电流，分别在nmos晶体管q12、q11的源极－漏极间流动。nmos晶体管q12的漏极连接于栅极驱动器2内的晶体管q15、q17的栅极。
[0088]
差动输入电路5输出与差动输入信号的输入电压差相应的电流。电流检测器27将从差动输入电路5输出的电流直接原样地利用，而生成用于控制栅极驱动器2的电压。因此，在使用了电流检测器27的情况下，与使用电流加法器6的情况相比，增益低数十倍。但是，由于能够大幅简化电路构成，因此在不那么要求增益的情况下，能够使用图11的半导体放大电路1。
[0089]
图12是第3实施方式的一个变形例的半导体放大电路1的电路图。图12的半导体放大电路1，电流检测器27的构成与图11不同。图12的电流检测器27具有图3的电流加法器6中的、晶体管q7～q12，仅将构成恒流源6a的晶体管q5、q6省略。
[0090]
在图12的半导体放大电路1中，差动输入电路5内的pmos晶体管q4、q3的各漏极，连接于电流检测器27内的pmos晶体管q7、q8的源极。图12的电流检测器27，由于晶体管q5、q6被省略，因此在晶体管q11、q12中不进行电流的加法。但是，通过晶体管q7～q10能够使增益提高。因此，图12的半导体放大电路1，可获得与图3的半导体放大电路1同等的增益，但差动输入信号的可同相输入范围比图3的半导体放大电路1窄。
[0091]
图13a是表示图3的半导体放大电路1的可同相输入范围的图，图13b是表示图12的半导体放大电路1的可同相输入范围的图。
[0092]
在图13a中，将差动输入电路5内的电流源5a的两端电压设为vds0，将pmos晶体管q3、q4的栅极－源极间电压设为vgs4，将pmos晶体管q3、q4的漏极－源极间电压设为vds4，将nmos晶体管q11的漏极－源极间电压设为vds11。在该情况下，可同相输入范围，上限是电源电压vcc－vds0－vgs4，下限是vds11+vds4－vgs4。
[0093]
在图13b中，将pmos晶体管q7的栅极－源极间电压设为vgs7。在该情况下，可同相输入范围，上限是电源电压vcc－vds0－vgs4，下限是vbias2+vgs7+vds4－vgs4。
[0094]
根据图13a和图13b可知，图12的半导体放大电路1，与图3的半导体放大电路1相比，可同相输入范围变窄。但是，在预先知晓差动输入电压的电压范围的变动少的情况下，通过使用图12的半导体放大电路1，能够简化电路构成。
[0095]
这样，在第3实施方式中，虽然有增益小、可同相输入范围窄的缺点，但在差动输入电压的变动范围狭窄的情况下，能够简化半导体放大电路1的电路构成。
[0096]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，无意限定发明的范围。这些新的实施方式，能够以其他的各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等同的范围中。