一种电平转换电路的制作方法

本发明涉及电子电路技术领域，特别涉及一种电平转换电路。

背景技术：

在集成芯片中，通常包含i/o电路和内核电路。其中，i/o电路用于使得内核电路与集成芯片的外部电路实现双向数据传输。但是，内核电路的电源电压通常与外部电路电源电压不同，因此，所述i/o电路需具备电压转换能力(也即是所述i/o电路需包含电平转换电路)，以将内核电路的电源电压转换至适用于外部电路的电源电压以输出至外部电路。然而，随着集成芯片产品的功能性越来越多样化，集成芯片通常会连接至不同的外部电路，则所述i/o电路中的电平转换电路相应的也应具备将内核电路的电源电压转换为多种不同电压的能力。

相关技术中的电平转换电路如图1所示，其中在图1所示的电路中，当输入端in输入的电压为低电平信号时，nmos管4和pmos管1导通，pmos管2和nmos管3截止，输出端out的输出电压为0v；当输入端in输入电压为高电平信号vddc时，nmos管3和pmos管2导通，nmos管4和pmos管1截止，输出端out的输出电压为vddio。基于此，通过改变电压vddio的大小即可使得所述电平转换电路将输入电压vddc转换为不同的电压输出。

但是，相关技术的电平转换电路中，当电压vddio较小或较大，且当输入信号翻转速度过快时，输出端无法成功实现高低电平的翻转。

技术实现要素：

本发明的目的在于提供一种电平转换电路，以解决相关技术中的电平转换电路在电源端电压vddio较小或较大、输入信号翻转速度较快时，输出端无法成功实现高低电平的翻转的技术问题。

为解决上述技术问题，本发明提供了一种电平转换电路，所述电路包括：第一上拉晶体管、第二上拉晶体管、反相器、至少一个第一下拉晶体管、至少一个第一调节电路、至少一个第二下拉晶体管、至少一个第二调节电路；

第一下拉晶体管的栅极连接输入端、源极接地、漏极连接第一节点；第一上拉晶体管的漏极连接第一节点、栅极连接第二节点、源极连接电源端；反相器的输入端连接第一下拉晶体管的栅极、输出端连接第二下拉晶体管的栅极；第二下拉晶体管的源极接地、漏极连接第二节点；第二上拉晶体管的漏极连接第二节点、栅极连接第一节点、源极连接电源端；第二节点连接输出端；第一调节电路具有第一端口、第二端口和第三端口，所述第一调节电路的第一端口连接第一节点、第二端口接地、第三端口连接第一信号端；第二调节电路具有第一端口、第二端口和第三端口，所述第二调节电路的第一端口连接第二节点、第二端口接地、第三端口连接第二信号端；

其中，当所述电源端的电压大于等于预定电压时，所述第一信号端用于向所述第一调节电路提供开启电压，以使所述第一调节电路导通，使得第一节点的输出信号能够翻转至低电平信号；所述第二信号端用于向所述第二调节电路提供开启电压，以使所述第二调节电路导通，使得第二节点的输出信号能够翻转至低电平信号；

当所述电源端的电压小于预定电压时，所述第一信号端用于向所述第一调节电路提供截止电压，以使所述第一调节电路断开，使得第一节点的输出信号能够翻转至高电平信号；所述第二信号端用于向所述第二调节电路提供截止电压，以使所述第二调节电路断开，使得第二节点的输出信号能够翻转至高电平信号。

可选的，所述第一调节电路包括相互串联的第一开关晶体管和第一调节晶体管，所述第二调节电路包括相互串联的第二开关晶体管和第二调节晶体管；

所述第一开关晶体管的漏极作为所述第一调节电路的第一端口与所述第一节点连接，所述第一开关晶体管的栅极作为所述第一调节电路的第三端口与所述第一信号端连接，所述第一开关晶体管的源极和所述第一调节晶体管的漏极连接，所述第一调节晶体管的栅极与所述第一下拉晶体管的栅极连接，所述第一调节晶体管的源极作为所述第一调节电路的第二端口接地；

所述第二开关晶体管的漏极作为所述第二调节电路的第一端口与所述第二节点连接，所述第二开关晶体管的栅极作为所述第二调节电路的第三端口与所述第二信号端连接，所述第二开关晶体管的源极和所述第二调节晶体管的漏极连接，所述第二调节晶体管的栅极与所述第二下拉晶体管的栅极连接，所述第二调节晶体管的源极作为所述第二调节电路的第二端口接地；

以及，当所述电源端的电压大于等于所述预定电压时，所述第一信号端用于向所述第一开关晶体管的栅极输入开启电压，以使所述第一开关晶体管开启；所述第二信号端用于向所述第二开关晶体管的栅极输入开启电压，以使所述第二开关晶体管开启

当所述电源端的电压小于所述预定电压时，所述第一信号端用于向所述第一开关晶体管的栅极输出截止电压，以使所述第一开关晶体管断开；所述第二信号端用于向所述第二开关晶体管的栅极输出截止电压，以使所述第二开关晶体管断开。

可选的，所述第一下拉晶体管与所述第二下拉晶体管的极性相同，所述第一上拉晶体管与所述第二上拉晶体管的极性相同，所述第一下拉晶体管和所述第一上拉晶体管的极性相反。

可选的，所述第一调节晶体管与所述第一下拉晶体管的极性相同，所述第二调节晶体管与所述第二下拉晶体管的极性相同。

可选的，所述第一下拉晶体管和所述第二下拉晶体管均为nmos管，所述第一上拉晶体管和所述第二上拉晶体管均为pmos管，所述第一调节晶体管和所述第二调节晶体管均为nmos管。

可选的，所述第一信号端与所述第二信号端为同一信号端。

可选的，所述第一开关晶体管和第二开关晶体管的极性相同。

可选的，所述第一开关晶体管和第二开关晶体管均为nmos管。

可选的，第一信号端和所述第二信号端均包括比较电路，以及，所述第一信号端和所述第二信号端均与所述电源端连接，用于接收所述电源端的电压值并将所述电压值与预定电压进行比较。

可选的，所述第一下拉晶体管和所述第二下拉晶体管的尺寸大小相同；所述第一上拉晶体管和所述第二上拉晶体管的尺寸大小相同。

综上所述，本发明提供的电平转换电路中包括有至少一个第一调节电路以及至少一个第二调节电路。以及，本发明中，当电源端的电压较大而使得所述电平转换电路的上拉能力较强时，可以使得所述第一调节电路和第二调节电路导通，以对应提高电平转换电路的下拉能力，避免出现电平转换电路的上拉能力远远大于下拉能力的现象，使得所述电平转换电路输出端的信号能够快速的翻转至低电平信号。以及，当电源端的电压较小而使得电平转换电路的上拉能力较弱时，可以使得所述第一调节电路和第二调节电路断开，以对应降低电平转换电路的下拉能力，避免出现电平转换电路的上拉能力远远小于下拉能力的现象，使得所述电平转换电路输出端的信号能够快速的翻转至高电平信号。

由此针对本发明的电平转换电路而言，当所述电源端的电压变化幅度较大而使得电平转换电路的上拉能力大幅度降低或提高时，通过控制第一调节电路和第二调节电路的导通或断开可以灵活的对电平转换电路的下拉能力对应进行调节，以避免出现电平转换电路的上拉能力与下拉能力相差较远的情况，确保所述输出端能够在短时间内快速输出高电平信号或低电平信号。则即使输入信号的信号翻转速度较快，也同样可以确保所述输出端能够成功实现高低电平的翻转，从而使得所述电平转换电路可以适应目前芯片产品的多样化需求。

此外，本发明提的电平转换电路的结构也较为简单。

附图说明

图1为相关技术提供的一种电平转换电路的结构示意图；

图2为本发明实施例提供的一种电平转换电路的结构示意图。

具体实施方式

承如背景技术所述，相关技术中的电平转换电路一般如图1所示，具体的，所述电平转换电路包括两个pmos管1和2、两个nmos管3和4、以及反相器5。其中，pmos管1和2的源极均连接至电源端vddio；pmos管2的栅极连接于节点a，pmos管2的漏极连接节点b；pmos管1的栅极连接节点b，pmos管1漏极连接节点a。nmos管3的栅极连接于输入端in和反相器5的输入端，nmos管3的漏极连接节点a，nmos管3源极接地；nmos管4的栅极连接反相器5的输出端，nmos管4漏极连接节点b，nmos管4源极接地。

其中，当所述电平转换电路的输入端in输入低电平信号时，nmos管3的栅极接收低电平信号，nmos管3截止，同时，所述低电平信号经过所述反相器5反相为高电平信号并输入至nmos管4的栅极，所述nmos管4导通，则b点电荷经由nmos管4流至地，使得b点电压被下拉至低电位，从而使得所述电平转换电路输出端out输出低电平信号，同时，基于b点电压为低电位，则pmos管1导通，电源端vddio的电荷经由pmos管1流至节点a，使得a点电位被上拉至高电位，pmos管2截止。

以及，当所述输入端in输入为高电平信号vddc时，nmos管3开启，节点a的电荷流至nmos管3的源极，使得节点a电压被下拉为低电平信号，pmos管2导通，电源端vddio处的电荷经由pmos管2流至节点b，则此时节点b的电压被上拉为高电平信号vddio，所述输出端out输出高电平信号vddio。同时，所述输入端in所输入的高电平信号vddc经过所述反相器5反相为低电平信号并输入至nmos管4栅极，nmos管4截止。

则由上可知，相关技术中，当电平转换电路的输入端in输入的电压为低电平信号时，nmos管4和pmos管1导通，pmos管2和nmos管3截止，输出端out的输出电压为低电平信号0v；当输入端in输入电压为高电平信号vddc时，nmos管3和pmos管2导通，nmos管4和pmos管1截止，输出端out的输出电压为高电平信号vddio。基于此，通过改变电源端vddio的电压大小即可使得所述电平转换电路将输入电压vddc转换为不同的电压输出。

但是，应当说明的是，由于输入信号和输出信号之间存在短暂延迟，因此，当输出端的信号由低电平信号翻转至高电平信号的瞬间，会出现pmos管2和nmos管4同时导通的现象。此时，针对相关技术中的电平转换电路而言，当所述vddio的电压较小时，pmos管2的漏极电流也相应较小，则会使得电源端vddio的电荷流至节点b的速度大大降低，也即是节点b处电荷的上拉能力较弱。此时，pmos管2和nmos管4同时导通时，相对于电源端vddio电压较小时节点b处电荷上拉能力较弱而言，由nmos管4下拉节点b处的电荷的下拉能力较强，如此会出现节点b处的电荷下拉能力远远大于电荷上拉能力的现象。则当pmos管2和nmos管4同时导通时，会使得电荷经由pmos管2流至节点b的速度小于电荷经由nmos管4从节点b流出的速度，使得所述节点b(也即是输出端out)处的电荷达至高电平信号所需的时间较长，从而无法快速翻转至高电平信号。此时，若所述输入信号的信号翻转速度较快，则极有可能使得所述输出端out无法输出高电平信号，从而会影响到后续电路实现电路功能。

同理的，由于输入信号和输出信号之间存在短暂延迟，则当输出端的信号由高电平信号翻转至低电平信号的瞬间，也会出现pmos管2和nmos管4同时导通的现象。此时，针对相关技术中的电平转换电路而言，当所述vddio的电压较大时，pmos管2的漏极电流也相应较大，则会使得电源端vddio的电荷流至节点b的速度大大提高，也即是节点b处电荷的上拉能力较强。此时，pmos管2和nmos管4同时导通时，会使得节点b处电荷的下拉能力远远小于电荷上拉能力，从而使得节点b的信号无法快速翻转至低电平信号。基于此，若所述输入信号的信号翻转速度较快，则极有可能使得所述输出端out无法输出低电平信号，从而会影响到后续电路实现电路功能。

以及，还应当说明的是，当电源端vddio的电压较大时，pmos管2的漏极电流较大，则当pmos管2导通，nmos管4截止时，电荷从电源端vddio流至节点b的速度也较快，也即是节点b处电荷的上拉能力较强，从而使得节点b处能够堆积较多电荷量而输出高电平信号。此时，若后续要使得输出端out(也即节点b)实现由高电平信号翻转至低电平信号时，会使得pmos管2截止，nmos管4导通，以利用nmos管4下拉节点b处的电荷。但是，相对于电源端vddio电压较大时使得节点b处电荷上拉能力较强而言，由nmos管4下拉节点b处的电荷的下拉能力较弱，则会出现节点b处的电荷下拉能力远远小于电荷上拉能力的现象，使得所述节点b(也即是输出端out)处的电荷信号变为低电平信号所需的时间较长，无法快速翻转至低电平信号。此时，若所述输出信号的信号翻转速度较快，则同样会使得所述输出端out无法输出低电平信号，从而会影响到后续电路运作。

此外，基于电平转换电路的对称性，当vddio的电压较大或较小，以及输入信号的信号翻转速度较快时，节点a处也无法成功实现高低电平信号的翻转，从而无法合理的控制pmos管2的导通和截止，则同样使得所述节点b处无法成功输出低电平信号或高电平信号，则无法实现电平的转换。

由此可知，针对相关技术中的电平转换电路而言，由于相关技术中的电平转换电路中无法对其下拉能力进行调节。如此，当vddio由于变化幅度较大而使得电平转换电路的上拉能力大幅度改变时，电平转换电路上拉能力和下拉能力定然会存在差距，从而使得输出信号高低电平的翻转速度较慢。此时，当输入信号的信号翻转速度较快时，其输出端无法成功实现高低电平信号的翻转。

本发明主要是为了解决上述技术问题而提出一种电平转换电路。以下结合附图和具体实施例对本发明提出的电平转换电路作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2为本发明实施例提供的一种电平转换电路的结构示意图，如图2所示，所述电路包括：第一上拉晶体管p1、第二上拉晶体管p2、反相器01、至少一个第一下拉晶体管n1(本发明中以包括一个为例进行说明)、至少一个第一调节电路02(本发明中以包括一个为例进行说明)、至少一个第二下拉晶体管n2(本发明中以包括一个为例进行说明)以及至少一个第二调节电路03。

其中，所述第一下拉晶体管n1的栅极连接输入端in，所述第一下拉晶体管n1的源极接地，所述第一下拉晶体管n1漏极连接所述第一节点a。所述反相器01的输入端连接所述第一下拉晶体管n1的栅极，所述反相器01的输出端连接所述第二下拉晶体管n2的栅极。所述第二下拉晶体管n2源极接地，第二下拉晶体管n2漏极连接第二节点b。所述第一上拉晶体管p1的漏极连接第一节点a，所述第一上拉晶体管p1栅极连接第二节点b，所述第一上拉晶体管p1源极连接电源端vddio。所述第二上拉晶体管p2的漏极连接第二节点b，所述第二上拉晶体管p2栅极连接第一节点a，所述第二上拉晶体管p2源极连接电源端vddio。

其中，本实施例中，所述第一下拉晶体管n1与所述第二下拉晶体管n2的极性相同，所述第一上拉晶体管p1与所述第二上拉晶体管p2的极性相同，所述第一下拉晶体管n1和所述第一上拉晶体管p1的极性相反。示例的，所述第一下拉晶体管和所述第二下拉晶体管可以为nmos管，所述第一上拉晶体管和所述第二上拉晶体管可以为pmos管。

以及，继续参考图2，所述第一调节电路02的第一端口连接所述第一节点a，所述第一调节电路02的第二端口接地，所述第二调节电路02的第三端口连接所述第一信号端04。所述第二调节电路03的第一端口连接所述第二节点b，所述第一调节电路03的第二端口接地，所述第二调节电路03的第三端口连接所述第二信号端05。

其中，所述第一信号端04主要用于控制第一调节电路02的开启和断开，所述第二信号端05主要用于控制第二调节电路03的开启或断开，以此来对电平转换电路的下拉能力进行调节。

具体的，当所述电源端vddio的电压大于等于预定电压，而使得电平转换电路对于第一节点a和第二节点b处电荷的上拉能力提高时，所述第一信号端04用于向所述第一调节电路02提供开启电压，使所述第一调节电路02导通，以提高电平转换电路对于第一节点a处电荷的下拉能力，使得电平转换电路对于第一节点a处的电荷的上拉能力和下拉能力相互匹配，避免上拉能力远远大于下拉能力的情况发生，从而使得第一节点a处的信号能够快速翻转至低电平信号。以及，所述第二信号端05用于向所述第二调节电路03提供开启电压，使所述第二调节电路03导通，以提高电平转换电路对于第二节点b处电荷的下拉能力，使得电平转换电路对于第二节点b处的电荷的上拉能力和下拉能力相互匹配，避免上拉能力远远大于下拉能力的情况发生，使得第二节点b的信号能够快速翻转至低电平信号。

当所述电源端vddio的电压小于预定电压而使得电平转换电路对于第一节点a和第二节点b处电荷的上拉能力降低时，所述第一信号端04用于向所述第一调节电路02提供截止电压，使所述第一调节电路02断开，以降低电平转换电路对于第一节点a处电荷的下拉能力，使得电平转换电路对于第一节点a处的电荷的上拉能力和下拉能力相互匹配，避免上拉能力远远小于下拉能力的情况发生，使得第一节点的信号能够快速翻转至高电平信号。以及，所述第二信号端05用于向所述第二调节电路03提供截止电压，使所述第二调节电路03断开，以降低电平转换电路对于第二节点b处电荷的下拉能力，使得电平转换电路对于第二节点b处的电荷的上拉能力和下拉能力相互匹配，避免上拉能力远远小于下拉能力的情况发生，使得第二节点b的信号能够快速翻转至高电平信号。

其中，需要说明的是，本实施例中，当所述电源端vddio的电压大于等于预定电压时，所述第一调节电路和所述第二调节电路并非是一直导通的。具体的，当所述电源端vddio的电压大于等于预定电压，且所述第一下拉晶体管n1导通时，所述第一调节电路02导通，否则，所述第一调节电路02断开。以及，当所述电源端vddio的电压大于等于预定电压，且所述第二下拉晶体管n2导通时，所述第二调节电路03导通，否则所述第二调节电路03断开。

以及，进一步地，本实施例中，所述预定电压的取值范围应当介于集成电路芯片的工作电压范围之间，所述集成电路芯片具体为包括有本发明中的电平转换电路的芯片。以及，应当认识到，不同的集成电路工艺节点对应不同的工作电压，多样化的产品需求要求同一集成电路芯片具备有多个工作电压。基于此，所述预定电压在集成电路芯片的最小工作电压与最大工作电压之间进行合理取值。例如，当集成电路芯片为55nm工艺时，所述预定电压可以介于2～3v之间。

由此针对本发明的电平转换电路而言，无论电源端的电压较大或较小时，都可确保所述电平转换电路的输出端能够实现高低电平的快速翻转，此时，即使输入端的输入信号的信号翻转速度较快，则同样可以确保电平转换电路输出正确信号，以确保后续电路能够正常运作。

进一步地，对所述第一调节电路02和第二调节电路03进行详细介绍。如图2所示，在本实施例中，所述第一调节电路02可以包括相互串联的第一开关晶体管n3和第一调节晶体管n4，所述第二调节电路03可以包括相互串联的第二开关晶体管n5和第二调节晶体管n6。

其中，所述第一开关晶体管n3的漏极作为所述第一调节电路02的第一端口与所述第一节点a连接，所述第一开关晶体管n3的栅极作为所述第一调节电路02的第三端口与所述第一信号端04连接，所述第一开关晶体管n3的源极和所述第一调节晶体管n4的漏极连接，所述第一调节晶体管n4的栅极与所述第一下拉晶体管n1的栅极连接，所述第一调节晶体管n4的源极作为所述第一调节电路02的第二端口接地。

所述第二开关晶体管n5的漏极作为所述第二调节电路03的第一端口与所述第二节点b连接，所述第二开关晶体管n5的栅极作为所述第二调节电路03的第三端口与所述第二信号端05连接，所述第二开关晶体管n5的源极和所述第二调节晶体管n6的漏极连接，所述第二调节晶体管n5的栅极与所述第二下拉晶体管n2的栅极连接，所述第二调节晶体管n5的源极作为所述第二调节电路03的第二端口接地。

其中，需要说明的是，在本实施例中，当所述第一下拉晶体管n1导通时，所述第一调节晶体管n3也应导通；当所述第二下拉晶体管n2导通时，所述第二调节晶体管n5也应导通。基于此，在本实施例中，可以使得所述第一调节晶体管n3与所述第一下拉晶体管n1的极性相同，所述第二调节晶体管n5与所述第二下拉晶体管n2的极性相同，例如，可以使得所述第一调节晶体管和所述第二调节晶体管均为nmos管。

此外，还需要说明的是，本实施例中，所述第一信号端04和所述第二信号端04可以均与所述电源端vddio中连接。其中，所述第一信号端04和所述第二信号端05中还可以包括有比较电路，所述比较电路中存储有预定电压的值，所述预定电压具体可以通过外接输入或由内部电路设定的方式存储至比较电路中，以及，所述第一信号端和第二信号端中的比较电路可以用于接收所述电源端vddio的电压值并将所述电压值与预定电压进行比较，以控制所述第一开关晶体管n3或所述第二开关晶体管n5开启或关闭。

具体的，在本实施例中，当第一信号端04和所述第二信号端05确定出所述电源端vddio的电压大于等于预定电压时，所述第一信号端04用于向所述第一开关晶体管n3的栅极输入开启电压，以使所述第一开关晶体管n3开启；所述第二信号端05用于向所述第二开关晶体管n5的栅极输入开启电压，以使所述第二开关晶体管n5开启。

以及，当第一信号端04和所述第二信号端05确定所述电源端vddio的电压小于所述预定电压时，所述第一信号端04用于向所述第一开关晶体管n3的栅极输出截止电压，以使所述第一开关晶体管n3断开；所述第二信号端05用于向所述第二开关晶体管n5的栅极输出截止电压，以使所述第二开关晶体管n5断开。

其中，在本实施例中，所述第一信号端04和所述第二信号端05具体可以为同一信号端。以及所述第一开关晶体管n3与所述第二开关晶体管n5的极性相同，例如两者均可以为nmos管。

此外，在本实施例中，所述第一信号端04和所述第二信号端05可以通过外部直连vg信号或者数字电路来实现其功能，本发明实施例在此不做具体限定。

以及，基于上述内容，现以第一上拉晶体管p1和第二上拉晶体管p2为pmos管，第一下拉晶体管n1、第一下拉晶体管n2、第一开关晶体管n3、第一调节晶体管n4、第二开关晶体管n5以及第二调节晶体管n6为nmos管为例，对本实施例中所述电平转换电路的原理进行介绍：

其中，先针对电源端电压vddio较大的情况进行介绍。

具体的，当所述电源端的电压vddio较大，而大于等于预定电压时，若所述输入端in输入电压为低电平信号时，所述第一下拉晶体管n1和所述第一调节晶体管n4的栅极接收低电平信号，所述第一下拉晶体管n1和所述第一调节晶体管n4截止，则所述第一调节电路02断开。以及所述低电平信号经由所述反相器01反相为高电平信号并输入至所述第二下拉晶体管n2和第二调节晶体管n6的栅极，所述第二下拉晶体管n2和第二调节晶体管n6导通。

以及，由于当所述电源端vddio电压大于等于所述预定电压时，所述第一信号端04会向所述第二开关晶体管n5的栅极输出开启电压，则所述第二开关晶体管n5导通。由此所述第二调节晶体管n6、第二开关晶体管n5以及第二下拉晶体管n2均导通。则此时所述第二调节电路03和所述第二下拉晶体管n2两者同时导通，则两者同时拉低第二节点b处的电荷至低电平信号。所述第一上拉晶体管p1导通，所述第一节点a处的电荷被上拉至高电平信号，所述第二上拉晶体管p2截止，所述输出端out输出低电平信号。

以及，当所述电源端的电压vddio较大，而大于等于预定电压时，若所述输入端in输入电压为高电平信号vddc，则第一下拉晶体管n1和第一调节晶体管n4的栅极接收到高电平信号，所述第一下拉晶体管n1和第一调节晶体管n4导通。第二下拉晶体管n2和第二调节晶体管n6的栅极接收到低电平信号，所述第二下拉晶体管n2和第二调节晶体管n6截止，则所述第二调节电路03断开。以及，由于当电源端的电压大于等于预定电压时，所述第一信号端04会向所述第一开关晶体管n3的栅极输出开启电压，则所述第一开关晶体管n3导通。由此所述第一调节nmos管n4、所述第一开关晶体管n3以及第一下拉晶体管n1均导通，也即是，第一调节电路02和第一下拉晶体管n1两者同时导通，两者同时拉低第一节点a处的电荷至低电平信号。则第二上拉晶体管p2导通，将第二节点b处的电荷上拉至高电平信号并输出，以及所述第一上拉晶体管p1截止。

其中，需要说明的是，在第二节点b的信号翻转至低电平信号之前，由于信号延迟会出现第二上拉晶体管p2和第二下拉晶体管n2同时导通的现象。此时当电源端的电压较大时，电源端vddio处的电荷流至第二节点b的速度也较大，则会使得电平转换电路对第二节点b处电荷的上拉能力较强。基于此，本实施例中，当电源端的电压较大时，会使得所述第二调节电路03伴随所述第二下拉晶体管n2同时导通，由此所述第二节点b处的电位由第二下拉晶体管n2和第二调节电路03两者同时下拉，下拉能力也较强，使得下拉能力与上拉能力相互匹配。基于此，当第二上拉晶体管p2和第二下拉晶体管n2同时导通，可以避免出现第二节点b处的电荷的下拉能力远远小于上拉能力的情况，从而使得所述第二节点b处的电荷被快速拉低至低电平信号，则所述输出端out(也即是第二节点b)可以实现输出端的低电平信号的快速翻转。

以及，同理的，在第一节点a的信号翻转至低电平信号之前，由于信号延迟也会出现第一上拉晶体管p1和第一下拉晶体管n1同时导通的现象。此时当电源端的电压较大而使得电平转换电路对第一节点a处电荷的上拉能力较强时。本实施例中，在电源端的电压较大时，会使得所述第一调节电路02伴随所述第一下拉晶体管n1同时导通来下拉第一节点a处的电荷，以此提高电平转换电路对于第一节点a出的电荷的下拉能力，使得下拉能力与上拉能力相互匹配。如此，当第一上拉晶体管p1和第一下拉晶体管n1同时导通时，可以避免第一节点a处的电荷的下拉能力远远小于上拉能力的情况，使得所述第一节点a处的电荷被快速拉低至低电平信号，进而使得所述第二上拉晶体管p2能够较快导通，则使得所述第二节点b处的电荷可以被快速拉高至高电平信号vddio以输出，实现输出端的高电平信号的快速翻转。

由上述内容可知，本实施例的电平转换电路中，当所述电源端vddio大于等于预定电压而导致电平转换电路的上拉能力较强时，通过使得所述第一调节电路02和第二调节电路03导通，可以灵活调节所述电平转换电路对于第一节点a和第二节点b处电荷的下拉能力，使得所述电平转换电路对于第一节点a和第二节点b处电荷的下拉能力也相应较强，避免出现下拉能力远远小于上拉能力的现象，从而使得所述第一节点a和第二节点b处的电荷能够成功在短时间内翻转至低电平信号，进而使得输出端out能够快速实现高低电平的翻转。如此，即使输入信号的信号翻转速度较快，输出端out仍然可以成功实现高低电平信号的翻转，从而输出正确的信号，确保后续电路运作。

进一步地，以下再针对电源端电压vddio较小的情况进行介绍。

具体的，当所述电源端vddio较小，而小于预定电压的情况下，或者，当vddio的电压小于(正常工作电压-正常工作电压×预设百分比)时，所述预设百分比可以介于8％～12％之间，例如可以为10％，所述正常工作电压可以为所述集成电路芯片的正常工作电压。若输入端in输入信号为高电平信号时，所述第二下拉晶体管n2和所述第二调节晶体管n6截止，则所述第二调节电路03断开。所述第一下拉晶体管n1和所述第一调节晶体管n4导通。同时，由于当所述电源端的电压小于所述预定电压时，所述第一信号端04会向所述第一开关晶体管n3的栅极输出截止电压，则所述第一开关晶体管n3截止，从而所述第一调节电路02断开。此时，仅所述第一下拉晶体管n1下拉所述第一节点a处的电荷至低电平信号，则所述第二上拉晶体管p2导通，所述第二节点b处电荷被上拉至高电平信号并从输出端out输出，所述第一上拉晶体管p2截止。

以及，当所述电源端vddio较小，而小于预定电压的情况时，或者，当vddio的电压小于(正常工作电压-正常工作电压×预设百分比)时。若信号端in输入信号为低电平信号，所述第一下拉晶体管n1和第一调节晶体管n4截止，则所述第一调节电路02断开，以及所述第二下拉晶体管n2和所述第二调节晶体管n6导通。同时，由于当所述电源端的电压小于所述预定电压时，所述第二信号端05会向所述第二开关晶体管n5的栅极输出截止电压，则所述第二开关晶体管n5截止，从而所述第二调节电路03断开。此时，仅所述第二下拉晶体管n2下拉所述第二节点b处的电荷至低电平信号，则所述第一上拉晶体管p1导通，所述第一节点a处电荷被上拉至高电平信号，所述第二上拉晶体管p2截止，所述第二节点b输出低电平信号。

其中，在本实施例中，当第二节点b处的信号被拉高至高电平信号之前，由于信号延迟会出现第二上拉晶体管p2和第二下拉晶体管n2同时导通的现象。此时若电源端的电压较小，则会使得电源端vddio处的电荷流至所述第二节点b的速度较小，进而使得所述电平转换电路对于第二节点b处的电荷的上拉能力较小。此时，本实施例中，会使得所述第二调节电路03断开，则所述电平转换电路中仅由第二下拉晶体管n2下拉第二节点b处的电荷，则其下拉能力也相应较小，使得下拉能力与上拉能力相互匹配。如此当第二上拉晶体管p2和第二下拉晶体管n2同时导通时，可以避免出现第二节点b处的电荷下拉能力远远大于上拉能力的现象，从而使得所述第二节点b处的信号能够快速翻转至高电平信号vddio以输出，实现输出端的高电平信号的快速翻转。

以及，同理的，当第一节点a处的信号被拉高至高电平信号之前，由于信号延迟会出现第一上拉晶体管p1和第一下拉晶体管n1同时导通的现象。此时若电源端的电压vddio较小则会使得电平转换电路对第一节点a处电荷的上拉能力较小。此时，本实施例中，会使得所述第一调节电路02断开，则所述电平转换电路中仅由第一下拉晶体管n1下拉第一节点a处的电荷，其下拉能力也相应较小，使得下拉能力与上拉能力相互匹配。如此当第一上拉晶体管p1和第一下拉晶体管n1同时导通时，可以避免出现第一节点a处的电荷下拉能力远远大于电荷上拉能力的现象，使得所述第一节点a的信号能够快速翻转至高电平信号vddio，从而使得所述第二上拉晶体管p2能够在较快截止，使得第二节点处的信号能够快速翻转至低电平信号而输出，实现输出端的低电平信号的快速翻转。

则由上述内容可知，本发明的电平转换电路中，当所述电源端vddio较小而导致电平转换电路的上拉能力较弱时，可以通过使得所述第一调节电路和第二调节电路断开，以灵活调节所述电平转换电路的下拉能力，使得所述电平转换电路的下拉能力也相应较弱，则可避免出现电平转换电路的上拉能力远远小于下拉能力的情况，使得输出端out能够快速实现高低电平的翻转。如此，即使输入信号的信号翻转速度较快，输出端out可以成功实现高低电平信号的翻转，从而输出正确的信号，确保后续电路运作。

此外，还需要说明的是，本实施例中，所述第一调节电路可以仅包括有第一开关晶体管，所述第二调节电路中可以仅包括有第二开关晶体管，此时，所述第一信号端和所述第二信号端不为同一信号端。以及，当电源端电压vddio大于等于预定电压，且当第一下拉晶体管n1开启时，所述第一信号端用于向所述第一开关晶体管输入开启电压以使所述第一开关晶体管开启，否则所述第一信号端用于向所述第一开关晶体管输出截止电压以使得所述第一开关晶体管断开。而当电源端电压vddio大于等于预定电压，且当第二下拉晶体管n2开启时，所述第二信号端用于向所述第二开关晶体管输入开启电压以使所述第二开关晶体管开启，否则所述第二信号端用于向所述第二开关晶体管输出截止电压以使得所述第二开关晶体管断开。以及，当电源端电压vddio小于预定电压时，所述第一信号端用于向所述第一开关晶体管输入截止电压，所述第二信号端用于向所述第二开关晶体管输入截止电压。

可选的，在本实施例中，所述第一调节晶体管与所述第二调节晶体管的尺寸大小相同，所述第一开关晶体管和所述第二开关晶体管的尺寸大小相同；所述第一下拉晶体管和所述第二下拉晶体管的尺寸大小相同；所述第一上拉晶体管和所述第二上拉晶体管的尺寸大小相同；所述第一上拉晶体管的衬底端与第一上拉晶体管的源极相连；所述第二上拉晶体管的衬底端与第二上拉晶体管的源极相连；所述第一下拉晶体管的衬底端与第一下拉晶体管的源极相连并接地；所述第二下拉晶体管的衬底端与第二下拉晶体管的源极相连并接地。

综上所述，本发明提供的电平转换电路中包括有至少一个第一调节电路以及至少一个第二调节电路。以及，本发明中，当电源端的电压较大而使得所述电平转换电路的上拉能力较强时，可以使得所述第一调节电路和第二调节电路导通，以对应提高电平转换电路的下拉能力，避免出现电平转换电路的上拉能力远远大于下拉能力的现象，使得所述电平转换电路输出端的信号能够快速的翻转至低电平信号。以及，当电源端的电压较小而使得电平转换电路的上拉能力较弱时，可以使得所述第一调节电路和第二调节电路断开，以对应降低电平转换电路的下拉能力，避免出现电平转换电路的上拉能力远远小于下拉能力的现象，使得所述电平转换电路输出端的信号能够快速的翻转至高电平信号。

由此针对本发明的电平转换电路而言，当所述电源端的电压变化幅度较大而使得电平转换电路的上拉能力大幅度降低或提高时，通过控制第一调节电路和第二调节电路的导通或断开，可以灵活的对电平转换电路的下拉能力对应进行调节，以避免出现电平转换电路的上拉能力与下拉能力相差较远的情况，确保所述输出端能够在短时间内快速输出高电平信号或低电平信号。则即使输入信号的信号翻转速度较快，也同样可以确保所述输出端能够成功实现高低电平的翻转，从而使得所述电平转换电路可以适应目前芯片产品的多样化需求。

此外，本发明提的电平转换电路的结构也较为简单。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。