专利名称：使用快速存储器单元的熔丝初始化电路的制作方法
技术领域：
本发明涉及一种快速存储器单元内的修复熔丝电路，更详细地说，涉及一种使用快速存储器单元进行稳定的初始化工作的修复熔丝电路。
通常，虽然现有的典型快速存储器单元的修复电路使用交叉锁存结构，但是这种方法是一边施加电压一边自然地进行交叉锁存。
即如
图1A所示，现有的修复电路包括2个P型MOS晶体管(MP1、MP2)、个快速单元(FC1、FC2)、N型MOS晶体管(MN1)和反相器(INT1)。
参照图1A，P型MOS晶体管(MP1)和(MP2)的各源极共同连接在供给电压VCC上，P型MOS晶体管(MP1)的漏极与快速单元(FC1)的漏极连接，P型MOS晶体管(MP2)的漏极与快速单元(FC2)的漏极连接，并通过这些P型MOS晶体管(MP1)和(MP2)把电压分别加到2个快速单元(FC1、FC2)的各个漏极上。
此时，在使用紫外线消去快速单元的情况下、即修复前的状态下，由于于快速单元(FC1)部分的单元是1个，快速单元(FC2)部分的单元是2个，所以，流过快速单元(FC2)的电流是流过快速单元(FC1)的电流的2倍。
由于流过的电流多的快速单元(FC2)的漏极通过N型MOS晶体管(MN1)和地连接，所以具有0V电位，而流过的电流少的快速单元(FC1)的漏极的电位为VCC。此时，如图1B所示，在N型MOS晶体管(MN1)的栅极上，施加熔丝读出信号(FUSEREAD)。并且，把P型MOS晶体管(MP2)的漏极、快速单元(FC2)的漏极、P型MOS晶体管(MP1)的栅极、以及快速单元(FC1)的栅极连接起来的节点(N2)，和把P型MOS晶体管(MP1)的漏极、快速单元(FC1)的漏极、P型MOS晶体管(MP2)的栅极、以及快速单元(FC2)的栅极连接起来的节点(N1)的波形如图1B所示。其结果，通过反相器(INT1)输出的熔丝输出信号(FUSEOUT)变成0V。
其次，在对快速单元(FC2)进行编程而修复后，由于没有电流流过快速单元(FC2)，所以快速单元(FC2)部分的漏极电压位为VCC，相反，快速单元(FC1)部分的漏极电位为0V。
但是，在如上所述的现有的修复熔丝初始化电路中，如果在电压低时，假定在初始化过程中锁存变为相反，则不顾还未曾修复，而出现像已进行修复那样的现象。即，在电压低的情况下初始化修复熔丝电路时，由于其初始化阶段中的不稳定的电压，有时会发生误锁存，此时，误锁存的结果，即使VCC十分理想，也不变化，所以存在着产生异常输出的问题。
本发明是为解决现有技术中的上述问题而提出的，其目的在于，提供一种使用快速存储器单元的修复熔丝初始化电路，在对修复熔丝电路进行初始化时，通过在电压成为已设定电平的状态下进行初始化，可除去在低电压时发生的误锁存。
为实现上述目的，本发明涉及的修复熔丝电路，包括与第一电流提供单元在第一节点连接的第一快速存储单元，以及与第二电流提供单元在第二节点连接且相互并联的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，所述修复熔丝电路还包括暂时地对所述第一和第二节点进行预充电的第一单元；以及产生控制所述第一单元的控制信号的第二单元，使得所述第一单元暂时地对所述第一和第二节点进行预充电，并使所述修复熔丝电路在高逻辑状态下被初始化。
再者，本发明涉及的修复熔丝电路，包括与第一电流提供单元在第一节点连接的第一快速存储单元，以及与第二电流提供单元在第二节点连接且相互并联的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，而且，所述修复熔丝电路还包括遮断所述交叉耦合的锁存电路的电流通路而增加所述第一和第二节点的电压值的启动延迟单元。
还有，本发明涉及的快速存储元件的修复熔丝电路，包括与第一电流提供单元在第一节点连接的第一快速存储单元，以及与第二电流提供单元在第二节点连接且相互并联的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，而且，所述修复熔丝电路还包括用于暂时地增加所述第一和第二节点的电压值的电压增加单元；以及控制所述电压增加单元的控制单元，使得所述电压增加单元暂时地增加所述第一和第二节点的电压值，并使所述修复熔丝电路在高逻辑状态下被初始化。
附图的简要说明图1A是现有的典型修复熔丝初始化电路图；图1B是现有的典型修复熔丝初始化电路的时序图；图2A是使用了本发明的一实施例涉及的快速存储器单元的修复熔丝初始化电路图；图2B是使用了本发明的一实施例涉及的快速存储器单元的修复熔丝初始化电路的时序图；图3A是使用了本发明的另一实施例涉及的快速存储器单元的修复熔丝初始化电路图；图3B是使用了本发明的另一实施例涉及的快速存储器单元的修复熔丝初始化电路的时序图。
图4A是用于本发明的低脉冲发生电路图；图4B是用于本发明的低脉冲发生电路的时序图。
下面，详细说明本发明的优选实施例。
首先，本发明的最核心的技术措施在于，为消除因低电压下的误锁存而产生的错误输出，在对修复熔丝电路进行初始化时，在电压值上升到设定电压的状态下进行初始化。利用这样的技术措施，即使在低电压下发生误锁存，也可以进行控制，以重新对修复熔丝电路进行初始化而进行正常的锁存。
图2A是使用了本发明的一个实施例涉及的快速存储器单元且被交叉耦合的锁存器构造的修复熔丝初始化电路图，图2B是其时序图。图3A是低脉冲发生电路，图3B是其时序图。
首先，参照图2A，本实施例和上述的图1A的现有电路不同之处是，附加了P型MOS晶体管(MP3)和P型MOS晶体管(MP4)，所述P型MOS晶体管(MP3)的源极与VCC连接、其漏极通过节点(N1)连接到快速单元(FC1)的漏极上，而所述P型MOS晶体管(MP4)的源极连接到VCC上、其漏极连接在通过节点(N2)并联连接的2个快速单元(FC2)的漏极上。如图4A所示，附加的该P型MOS晶体管(MP3和MP4)的栅极，共同连接在由VCC检测器20和脉冲部件22构成的低脉冲发生电路上。
此时，如图3A所示，低脉冲发生电路内的脉冲发生部件22包括多级串联连接的4个反相器(INT3～INT6)，连接在反相器(INT4)的输出端与地之间且具有电容的N型MOS晶体管(MN21)，连接在反相器(INT5)的输出端与地之间且具有电容的N型MOS晶体管(MN22)，把反相器(INT3)的输出和反相器(INT6)的输出作为各输入的与非门(NAND1)，以及多级串联在所述与非门(NAND1)的输出端上的2个反相器(INT7、INT8)。利用这些逻辑元件，对在电压成为由VCC检测器20提供的VCC电压的70％左右的时候变成低电平的信号(SIGNAL1)进行脉冲整形，从而产生在VCC电压值的70％左右的时候具有规定宽度低电平的信号(CTR1)。
因此，本实施例利用这样的附加构造可达到本发明的目的，即，为防止因低电压时的误锁存而产生的错误输出，在对修复熔丝电路进行初始化时，是在电压上升到设定电压值的状态下进行初始化操作，从而，在产生低电压时的误锁存的时候，可再次进行初始化。
对其进行具体研究，在VCC检测器20中，在电压为VCC的状态下检测输出信号(SIGNAL1)(在电压大致成为VCC电压的约70％左右的时候变成低电平的信号)。其中，若检测出的如图3B所示的输出信号(SIGNAL1)被提供给脉冲发生部件22，则在由多个逻辑元件，即6个反相器(INT3～INT8)、与非门(NAND)和2个N型MOS晶体管(MN21、MN22)组成的脉冲发生部件中，如图3B所示，产生在电压成为VCC电压的约70％左右的时候变成低电平的输出信号(CTR1)。所产生的低脉冲的输出信号(CTR1)被提供给图2A中的P型MOS晶体管(MP3和MP4)的各个栅极，使节点(N1和N2)预充电。
因而，在把低脉冲加到各个栅极上的期间内，通过使P型MOS晶体管(MP3和MP4)偏压的办法，将各偏压施加到其漏极通过节点(N1)连接在P型MOS晶体管(MP3)的漏极上的快速单元(FC1)和其漏极通过节点(N2)连接在P型MOS晶体管(MP4)的漏极上的快速单元(FC2)上，并再次进行初始化。这时，节点(N2)的波形如图2B所示，表现为在VCC电压的约70％左右时的低脉冲期间变成高电平的波形。
因此，根据本实施例，由于是在比较高的电压、即VCC电压的约70％左右的状态下进行初始化，因此同在低电压时进行初始化的情况相比，误锁存的概率较低。也就是说，通过在稳定的电压下对锁存器进行初始化，能够确实地遮断在低电压下的误锁存，所以可以防止修复熔丝电路的错误输出。
图4A是使用了本发明的另一实施例的快速存储器单元的修复熔丝初始化电路图，图4B是其时序图。
参照图4A，同上述的第一实施例不同，本实施例与上述的现有电路的不同之处是，为了对修复熔丝电路进行初始化，把由图3A所示的低脉冲发生电路内的VCC检测器20提供的输出信号(SIGNAL1)进行反相后的信号(CRT2)(图4B)，提供给向各个快速单元(FC1、FC2)提供接地的N型MOS晶体管(MN1)的栅极，因此，可进行控制，使得在电压变成VCC的约70％左右之前可抑制修复熔丝电路的初始化动作，当VCC检测器产生信号(SIGNAL1)之后，修复熔丝电路才工作，所以可进行稳定的初始化动作。为此，在本实施例中，在N型MOS晶体管(MN1)的栅极上设有反相器(INT2)，所述反相器(INT2)将图3A中的VCC检测器的输出作为其输入。此时，如图4A所示，节点(N2)上的波形成为与VCC检测器20的输出脉冲相同的波形。
所以，在本实施例的修复丝初始化电路中，实际上可达到与上述的第一实施例相同的效果，即，通过在稳定的电压下对锁存电路进行初始化，从而遮断在低电压下的误锁存，并确实地防止修复熔丝电路的错误输出。
根据本发明，在对使用了快速存储器单元的修复熔丝电路进行初始化时，是在到达较高的电压时(即VCC电压的约70％左右)对修复熔丝电路进行初始化，因此，能够防止因误锁存而产生的错误输出而得到稳定的锁存动作。
权利要求
1.一种修复熔丝电路，包括与第一电流提供单元在第一节点连接的第一快速存储单元，以及与第二电流提供单元在第二节点连接且相互并联的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，其特征是，所述修复熔丝电路还包括暂时地对所述第一和第二节点进行预充电的第一单元；以及产生控制所述第一单元的控制信号的第二单元，使得所述第一单元暂时地对所述第一和第二节点进行预充电，并使所述修复熔丝电路在高逻辑状态下被初始化。
2.根据权利要求1所述的修复熔丝电路，其特征是，所述第一单元包括连接于所述第一节点的第一负载晶体管；以及连接于所述第二节点的第二负载晶体管。
3.根据权利要求1所述的修复熔丝电路，其特征是，用于产生所述控制信号的第二单元包括检测所述电源电压是否上升到所选择的电压值的电压检测单元；以及，使所述电压检测单元的输出信号反相而产生所述控制信号的脉冲产生单元。
4.根据权利要求3所述的修复熔丝电路，其特征是，所述脉冲产生单元包括串联连接于所述电压检测单元上的多个第一反相器；与所述多个第一反相器并联连接的至少一个以上的容性耦合单元；接收所述多个第一反相器中两个反相器的输出信号的与非门单元；以及同所述与非门单元串联连接的多个第二反相器。
5.根据权利要求4所述的修复熔丝电路，其特征是，所述容性耦合单元是包含连接于所述第一反相器的栅极、连接于电源接地端的源极、以及漏极的N沟道型MOS晶体管。
6.一种修复熔丝电路，包括在第一节点同第一电流提供单元连接的第一快速存储单元，以及在第二节点同第二电流提供单元连接且相互并联连接的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，其特征是，所述修复熔丝电路还包括遮断所述交叉耦合的锁存电路的电流通路而增加所述第一和第二节点的电压值的启动延迟单元。
7.根据权利要求6所述的修复熔丝电路，其特征是，所述启动延迟单元包括检测所述电源电压是否上升到所选择的电压值的电压检测单元；以及反相器，为了提供所述交叉耦合的锁存电路的启动信号，将所述电压检测单元的输出信号反相。
8.一种快速存储元件的修复熔丝电路，包括在第一节点同第一电流提供单元连接的第一快速存储单元，以及在第二节点同第二电流提供单元连接且相互并联连接的至少两个以上的第二快速存储单元，所述第一和第二电流提供单元由连接在电源电压上的交叉耦合的锁存电路构成，其特征是，所述修复熔丝电路还包括用于暂时地增加所述第一和第二节点的电压值的电压增加单元；以及控制所述电压增加单元的控制单元，使得所述电压增加单元暂时地增加所述第一和第二节点的电压值，并使所述修复熔丝电路在高逻辑状态下被初始化。
9.根据权利要求8所述的修复熔丝电路，其特征是，所述电压增加单元包括连接于所述第一节点的第一负载晶体管；以及，连接于所述第二节点的第二负载晶体管。
10.根据权利要求8所述的修复熔丝电路，其特征是，所述控制单元包括检测所述电源电压是否上升到所选择的电压值的电压检测单元；以及，遮断所述交叉耦合的锁存电路的电流通路而增加所述第一和第二节点的电压的启动延迟单元。
11.根据权利要求8所述的修复熔丝电路，其特征是，所述控制单元包括检测所述电源电压是否上升到所选择的电压值的电压检测单元；以及，接收所述电压检测单元的输出信号且产生所述控制信号的脉冲产生单元。
12.根据权利要求11所述的修复熔丝电路，其特征是，所述的脉冲产生单元包括串联连接于所述电压检测单元的多个第一反相器；与所述多个第一反相器并联连接的至少一个以上的容性耦合单元；接收所述多个第一反相器中两个反相器的输出信号的与非门单元；以及，与所述与非门单元串联连接的多个第二反相器。
13.根据权利要求12所述的修复熔丝电路，其特征是，所述容性耦合单元是包含连接于所述第一反相器的栅极、连接于电源电源端的源极、以及漏极的N沟道型MOS晶体管。
全文摘要
提供一种使用快速存储单元的修复熔丝初始化电路,在对修复熔丝电路进行初始化时,通过在电压成为设定电压的状态下进行初始化,从而能够消除在低电压下的误锁存。
文档编号H03K3/356GK1192567SQ97120829
公开日1998年9月9日 申请日期1997年12月24日 优先权日1996年12月24日
发明者金承德 申请人:现代电子产业株式会社