专利名称：具有两个反馈环路的时钟倍增器的制作方法
技术领域：
本发明涉及一种具有锁相环(PLL)电路结构的时钟倍增器。
时钟倍增器接收输入时钟信号后，产生频率为输入时钟频率整数倍的输出时钟信号；时钟倍增器广泛应用在计算和通信设备中，用来产生用于数据传输和其它用途的时钟信号。
锁相环PLL型的常规时钟倍增器具有压控振荡器(VCO)、分频器、相位检测器以及连接于反馈环路中的低通滤波器；VCO产生一个其频率响应于控制电压的输出时钟信号，分频器分配输出时钟信号的频率，相位检测器检测分频信号和输入时钟信号间的相位差，并且，低通滤波器平滑相位检测器产生的相位误差信号以产生施加于VCO的控制电压。
常规时钟倍增器存在的一个问题是锁相环路需要相当长的时间才能达到将输出时钟信号锁定在正确频率的状态，输入时钟信号频率低时尤其如此，如果缩短低通滤波器的时间常数以减少获取锁定状态需要的时间，那么反馈环路的稳定性将受到不利影响。
取得锁定状态慢这个问题尤其在立刻产生和使用输出时钟信号的应用中是个难题。
相应地，本发明的目的是提供一种即能够快速获取锁定状态，又稳定保持这一状态的时钟倍增器。
本发明的时钟倍增器具有第一反馈环路和第二反馈环路；第二反馈环路有VCO、分频器、相位检测器以及像在常规时钟倍增器中一样工作的低通滤波器；相位检测器把输入时钟信号与分频器输出的分频信号进行比较，产生一个相位误差信号。
第一反馈环路具有计数器、寄存器和数字-模拟转换器；计数器计算VCO产生的输出时钟信号的周期，得到输入时钟信号每个周期的各个计数值；寄存器储存根据计数值修改的数字信号；数字-模拟转换器把数字信号转换成模拟信号。
转换装置向低通滤波器提供这个模拟信号，从而按照输入时钟信号的若干固定初始周期接通第一反馈环路，之后转换装置停止向低通滤波器提供这个模拟信号，而开始向其提供相位检测器产生的相位误差信号，因此由第一反馈环路切换到第二反馈环路。
第一反馈环路在上述输入时钟信号周期固定数目以内达到实际锁定状态，然后第二反馈环路很快达到最终锁定状态，该状态中输出时钟信号的频率被稳定为所需输入时钟信号频率的整数倍。
附图简述，其中图1是常规时钟倍增器的方框图；图2是体现本发明第一个时钟倍增器的方框图；图3是表示图2中低通滤波器结构的一个实例；图4是表示图2中的计数器，比较器和寄存器工作时的时序波形；图5进一步说明图2中寄存器的工作情况；图6是表示图2中数字-模拟转换器的输出波形的实例；图7是体现本发明第二个时钟倍增器的方框图；图8是体现本发明第三个时钟倍增器中的低通滤波器的电路图；图9是关闭开关时图8中低通滤波器的等效电路图；图10是打开开关时图8中低通滤波器的等效电路图；图11是体现本发明第四个时钟倍增器的方框图。
进一步解释常规时钟倍增器后，将参照
本发明的实施例。
图1所示为上述的常规时钟倍增器，它包括VCO1，分频器2，相位检测器3和低通滤波器(LPF)4；输入时钟信号用fref表示，输出时钟信号用fout表示，控制电压用Vr表示；分频器2用N除输出时钟频率，N是等于所需的输出时钟频率与输入时钟频率之比的一个整数。
相位检测器3产生的相位误差信号即误差电压Ve，响应输入时钟信号与分频器2产生的分频时钟信号间的频率和相位之差。在锁定状态中，频率差为0，常数相位差得以保持，误差电压Ve仍为常数，控制电压Vr保持在某个值，使VCO1用输入时钟频率乘以N的频率振荡。
图2用与图1中采用相同的参照数字的对应部件来说明本发明第一实施例；图1中没有的部件属于第一反馈环路，并属于在第一反馈环路和第二反馈环路之间进行交换的转换装置；第二反馈环路与常规时钟倍增器中的反馈环路相似，它包括VCO1，分频器2，相位检测器3和低通滤波器4。
第一反馈环路包括相同的VCO1和低通滤波器4，以及计数器5，存储装置6，比较器7，寄存器8和数字-模拟转换器(DAC)9。
转换装置包括具有内部计数器11的控制器10，一对开关SW1和SW2，它们在控制器10控制下接通和关闭第一和第二反馈环路；开关SW1接在数-模转换器9和低通滤波器4之间，开关SW2接在相位检测器3和低通滤波器4之间。
由于VCO1，分频器2和相位检测器3这些部件为众所周知，这里略去对它们的详述。
低通滤波器4的结构如图3所示，包括一对电阻12和13以及一个电容14，它们串联接在开关SW2和地线之间；控制电压Vr从电阻12和13间结点获得。
再回到图2，计数器5计算在每个输入时钟信号(fref)周期期间输出时钟信号(fout)的周期数；下面将假定计数器5计算从每个fref的下降沿(falling transition)到下一个fref下降沿期间的fout下降沿数；在fref的每个下降沿即在输入时钟信号的每个周期末，计数器5把在该周期得到的计数值Nv输出给比较器7，然后复位到零并开始下一轮计算。
存储装置6储存预定值N，它等于输入时钟频率除被所需输出时钟频率。
比较器7把计数值Nv和预定值N进行对比，输出一个一位结果信号CMP，下面也称为结果位，并指出哪个值较大；如果Nv大于N，下面将假定比较器7输出一个“1”结果位，表明VCO1振荡速度过快；如果Nv小于N时，输出一个“0”结果位，表明VCO1振荡速度过慢；如果Nv等于N，结果位仍为“0”。
寄存器8与输入时钟信号(fref)同步工作，锁存比较器7输出的每个结果位；结果位在寄存器8中的储存方式将在后面描述；寄存器8储存的位数等于数字-模拟转换器9的分辨率(resolution)，以下用字母M表示。
数字-模拟转换器9把储存在寄存器8中的M-位数字值转换成模拟电压信号Va，该Va经开关SW2提供给低通滤波器4；Va的范围在0伏和某个电压Vc之间，最好等于VCO1控制范围内的最大电压值。
控制器10中的内部计数器11计算输入时钟信号(fref)的周期，并且控制器10根据由此得到的输入时钟周期的计算结果来控制开关SW1和SW2；尤其是在第一个M完整的输入时钟周期期间和任一前面的部分周期期间，控制器10闭合开关SW1断开开关SW2，这样第一反馈环路有效而第二反馈环路无效；这些初始M完成循环后，控制器10打开开关SW1并关闭开关SW2，以便第二反馈环路有效而第一反馈环路无效。
下面将说明这一实施例的工作过程。
开始工作前，控制器10使寄存器8的数字值置为“1”最有效位单元(MSB单元)，并且“0”在另一个位单元，这个数字值相当于模拟信号电压和Vc／2的控制电压。
开始操作时，控制器10打开开关SW1并关闭开关SW2，起动第一反馈环路。
图4表明随后计数器5，比较器7和寄存器8在第一个全部的输入时钟周期和下一个部分输入时钟周期期间的工作过程；第一条线(A)是输入时钟信号(fref)的波形；第二条线(B)是计数器5产生的内部门信号的波形，它在输入时钟信号的每个下降沿瞬间升高；第三条线(C)表示计数器5的计数值，它在输出时钟信号(fout，未示)的每个周期加1；门信号(B)升高时，当前计数值Nv被输出给比较器7，然后复位计数值，这样下一输出时钟周期的计数值为1。
下一条线(D1)表明当第一个完整的输入时钟周期未的计数值Nv超过预定值N时比较器7的工作情况，这种情况下比较器7输出一个“1”。
下一条线(E1)表明假定寄存器8是四位寄存器(M=4)时寄存器8的相关工作情况；比较器7输出的“1”被转换，并在寄存器8的最有效位单元设定为“0”，同时，次有效相邻位被转换，从“0”变为“1”；因此寄存器8的数字值由初始值“1000”转变为新值“0100”。
控制器10控制寄存器8，使寄存器8锁存的第一个结果位是第一个完整输入时钟周期未输出的结果位；如果工作开始时是部分输入时钟周期，那么不锁存那个周期的结果位。
下面两条线(D2和E2)表明第一计数值Nv小于预定值N时比较器7和寄存器8的工作情况；这时，比较器7输出的“0”结果位被转换并设定“1”在寄存器8的最有效位单元；寄存器8中的邻位也被转换，因此新数字值变为“1100”。
图5进一步说明寄存器8的工作情况，图示为初始值(A)，第一个完整输入时钟周期之后的两个可能值(B1和B2)，以及第二个完整输入时钟周期之后的四个可能值(C1，C2，C3和C4)；第二个完整输入时钟周期后，结果位(CMP)被转换并设定在第二位，而最有效位保持不变，第三位从“0”变为“1”。
总之，从比较器7收到的第K个结果位被转换并设定在第K位；同时，第(K+1)位从“0”转为“1”(K=1，2，…，M-1)；第M结果位被接收时，它被转换并设定在第M位；这是有效性最小的位，因此不转换第(M+1)位。
图6表示数字-模拟转换器9输出的模拟信号波形的一个范例，模拟信号电压Va在纵轴上表示，时间在横轴上表示，横轴上的数字表示第一，第二和第M个完整输入时钟周期的结束。
起初，寄存器8保持在“1000”值并且模拟信号电压电平是Vc／2，控制电压Vr也等于Vc／2。
第一个完整的输入时钟周期结束时，如果第一个结果位是“0”，则表明控制电压Vr太低，那么寄存器8的数字值变为“1100”，并且模拟信号电压升至3Vc／4；由于低通滤波器4的电容器14充电，控制电压Vr也升至3Vc／4。
如果下一个结果位是“1”，表明当时的控制电压太高，那么数字信号值变为“1010”并且模拟信号电压Va变成5Vc／8；电容器14现在放电，并且控制电压Vr降回至5Vc／8。
下面两个输入时钟周期期间，Va和Vr先升至11Vc／16，然后降至21Vc／32；每个输入时钟周期中，Va和Vr的变化是前一个输入时钟周期中Va和Vr变化的一半。
控制电压可能发生的最大误差相似地减少一半，第一个完整的输入时钟周期期间，由于寄存器8仍是其初始值，Vr误差为Vc／2，但在第M个周期期间，Vr最大可能误差减少至Vc／2M(本例中为Vc／16)。
如果控制电压Vr和VCO1即刻对模拟信号Va的改变作出反应，这些最大可能界限将被严格实行，并且第M个完整输入时钟周期中，模拟信号Va和控制电压Vr都在数-模转换器9的分解界限范围内校正，因为低通滤波器4的缘故未即刻作出反应，但即使如此，Va和Vr仍集中在接近校正值的数值。
第M周期结束时，寄存器8有效性最小的位可能从“1”变为“0”，但这并不必提高Va和Vr的精确度；第M周期结束时第一反馈环路的工作完成了，此时已达到了实际锁定状态。
控制器10现在断开开关SW1，闭合开关SW2，将输出时钟频率控制转换到第二反馈环路中分频器2和相位检测器3；第二反馈环路进一步调整控制电压Vr使输出时钟信号被准确锁定，其频率等于N乘以输入时钟信号的频率；起动第二反馈环路时输出时钟信号的频率已几乎等于N乘以输入时钟频率，所以第二反馈环路能很快取得最后锁定状态；第二反馈环路一旦锁定便保持稳定的时钟输出，相位检测器3提供高精确度频率，而低通滤波器4可极大避免噪声。
常规时钟倍增器中，很难保证在任意特定时间内得到锁定状态，并且如果VCO的初始频率同正确频率相差很大，那么确实需要相当长的时间；本实施例中，第一反馈环路总是在M输入时钟周期内达到实际锁定状态，此后第二反馈环路能在可预报的短时间内取得最后锁定，因此在容易保证的时间内很快得到有用的输出时钟信号。
下面参见图7描述本发明的第二个实施例，其中相关部件采用与图1相同的参照数字。
图7中的计数器15是可预置或可重新加载的计数器，用输入时钟信号每个下降转换处的频率倍数值N的补数对计数器15进行重新加载；N的补数在图中用N表示，是由存储装置16提供的；N的补数在代数上等于负一负N(即等于-1-N)。
计数器15从这个值开始计数，如果计数值从负1溢出至0，那么计数器15从最有效位输出一个进位信号；这个进位信号是在输出时钟周期的计算超过N那一刻输出的，并继续输出直到计数器15在输入时钟信号的下一个下降沿处被重新加载。
计数器15和存储装置16代替第一实施例中的计数器5，存储装置6以及比较器7，计数器15输出的进位信号实现比较器7的结果信号的功能；相应地，第二个实施例中的第一反馈环路包括计数器15，存储装置16，寄存器8和数字-模拟转换器9。
第二实施例的操作与第一实施例相同；当VCO频率过高时，计数器15在一个输入时钟周期计算输出时钟周期大于N，从负1溢出至0，产生一个值为“1”的进位信号；寄存器8将这一值转换，并在相关位位置储存一个“0”。
VCO频率未过高时，计数器15在一个输入时钟周期计算的输出时钟周期N或比N更小的，不产生进位信号，寄存器8从计数器15接收的“0”值被转换成“1”，并储存在相关位位置上。
第二实施例达到与第一实施例相同的效果，但它不需要比较器，具有比较简单的电路结构。
下面说明第三个实施例。
第三实施例同第一和第二实施例的区别涉及低通滤波器4，其它部件可能与第一或第二实施例中的有关部件相同，如图1和图7所示。
图8中，第三实施例的低通滤波器4包括一对电阻12和13以及电容器14，这些与第一实施例给出的范例相同，但它还包括一对由控制器10进行控制的开关SW3和SW4；开关SW3与电阻12并联，开关SW4与电阻13并联。
第一个M输入时钟周期期间，第一反馈环路起动时，控制器10关闭两个开关SW3和SW4；那么低通滤波器4相当于图9中的电路，一个由单电容器14构成的简单低通滤波器；由于绕过了电阻12和13，电容器14快速充电和放电，并且VCO1立即对数-模转换器9的模拟信号输出变化做出反应。
第一个M输入时钟周期后，当第二反馈环路起动时，控制器10打开两个开关SW3和SW4；低通滤波器4现在相当于图10中的电路，与图3完全相同；电容器14较慢地充电和放电，电流量受到电阻12和13的限制，并且得到与第一和第二实施例中同类的低通滤波。
相应地，第一反馈环路起动时，第三实施例减少低通滤波器4的时间常数，使控制电压Vr更快地对模拟信号Va的变化作出反应；这种较快反应使第一反馈环路能更准确地会聚，产生的模拟信号Va和控制电压Vr的值比第一实施例和第二实施例更好；而输入时钟信号具有高频率时是尤其需要较快的环路反应的。
得到实际锁定状态后，时间常数增加，并且第二反馈环路用与第一和第二实施例同样稳定的方式运行。
下面参照图11说明第四个实施例，其中有关部件采用与图1相同的参照数字。
第四实施例用减法器17代替第一实施例的比较器7，减法器从储存在存储装置6中的预定值N中减去计数器5输出的计数值，并输出差分；差分的所有位立即与累加寄存器18的现有内容相加，所得之和取代累加寄存器18的现有内容。
第四实施例依靠第一反馈环路的环路增益，使实际锁定状态能够在小于M输入时钟周期内达到。如有必要，可用一个常数乘减法器17输出的差分，来调整第一反馈环路的环路增益，以便获得稳定性和会聚速度之间的最佳平衡；固定数目的输入时钟周期后，控制器10从第一反馈环路转换到第二反馈环路，但现在这个固定数目可能小于N。
当输入时钟信号的频率低，并且N的值大时，第四个实施例特别实用，这是由于计数值与N之差随后能够很准确地对累加寄存器值进行必要的调整；几个输入时钟周期后可相应地从第一反馈环路转换到第二反馈环路，输入时钟频率低时具有明显优势。
为了使控制电压Vr能够跟踪模拟信号Va的可能快速变化，第三实施例的低通滤波器也可运用于第四实施例。
由于本发明能够迅速取得锁定状态，它适用于仅仅间歇产生高频时钟信号的设备；范例包括的计算设备具有按照要求运行的内装串行端口，或者具有运行情况相似的内装模拟-数字转换器。
本发明可进行许多变动，并不局限于上述的实施例，前三个实施例中，寄存器8中第M结果位的设置可以省略。
后一个实施例中，计数器5不从N的补数开始计算并产生一个进位信号，而是从N递减计算并从0下溢到负1产生一个进位信号。
与此类似，第一实施例的计数器5能够从0递减计算，并且比较器7能把计数值与N的补数进行对比。
第三实施例中，开关SW3和SW4不必同时开和关，控制器10能够通过仅仅开和关这两个开关之一来修改低通滤波器的延迟特性，另一个开关是开着的；图8中总是处于开状态的那个开关可以从电路结构中排除。
还可对所有实施例中的低通滤波器电路结构作许多其它更改。
本领域一般技术人员将会认识到在下述权利要求范围内所做的进一步变动是可能的。
权利要求
1．一种时钟倍增器，接收第一频率的输入时钟信号，用来产生等于第一频率整数倍的第二频率输出时钟信号，包括压控振荡器，用来产生上述输出时钟信号；低通滤波器，连接于上述压控振荡器，用来产生控制压控振荡器的振荡频率的控制电压，从而控制上述第二频率；第一反馈环路，具有计数器，连接于上述压控振荡器并接收上述输入时钟信号，用来计数上述输出时钟信号在上述输入时钟信号每个周期期间的周期，由此在上述输入时钟信号的每个上述周期结束时产生计数值；寄存器，连接于上述比较器，用来储存响应上述计数值的数字信号值；并且数字-模拟转换器，连接于上述寄存器，用来把上述数字信号值转换成模拟信号；第二反馈环路，具有分频器，连接于上述压控振荡器，用来对上述第二频率进行分频以便产生分频信号；并且相位检测器，连接于上述分频器，用来对比上述输入时钟信号和上述分频信号，从而产生相位误差信号；并且转换装置，它连接于上述数字-模拟转换器和上述相位检测器，用来把上述模拟信号提供给上述低通滤波器，从而在上述输入时钟信号一定数目的初始周期将上述第一反馈环路起动；然后把上述相位误差信号提供给上述低通滤波器，从而将上述第一反馈环路转到上述第二反馈环路。
2．如权利要求1的时钟倍增器，其中上述寄存器在上述输入时钟信号的每个上述周期结束时接收结果位，该结果位响应上述计数值，连续的结果位从最有效位开始设置在该寄存器的连续位。
3．如权利要求2的时钟倍增器中，当每个上述结果位设置在上述寄存器中时，该寄存器中次有效的邻位被转换。
4．如权利要求2的时钟倍增器进一步包括设置在上述记数器和上述寄存器之间的比较器，它通过把上述计数值和预定值进行对比，产生每个上述结果位。
5．如权利要求4的时钟倍增器，其中上述预定值等于用上述第一频率除上述第二频率。
6．如权利要求2的时钟倍增器，其中当上述输入时钟信号的每个上述周期开始时，上述计数器被重新加载预定值，从该预定值开始计数，并产生作为进位信号的上述结果位。
7．如权利要求2的时钟倍增器，其中当上述输入时钟信号的每个上述周期开始时，上述计数器被重新加载预定值，从该预定值开始递减计数，并产生作为借位信号的上述结果位。
8．如权利要求1的时钟倍增器，进一步包括设置在上述计数器和上述寄存器之间的减法器，用来计算上述计数值与预定值之差，用该差值来修改该数字信号值。
9．如权利要求1的时钟倍增器，其中当上述转换装置从上述第一反馈环路转换到上述第二反馈环路时，上述低通滤波器的结构被上述转换装置改变，因此该转换装置对上述第一反馈环路的响应比对上述第二反馈环路的响应快。
10．如权利要求1的时钟倍增器，其中上述低通滤波器包括电阻；电容器，与上述电阻串联；并且开关，与上述电阻并联，起动上述第一反馈环路时用来旁路上述电阻。
11．一种控制压控振荡器产生的输出时钟信号频率的方法，用来使输出时钟信号的频率成为输入时钟信号频率的某个整数倍，该方法包括以下步骤在上述输入时钟信号的每个固定数目周期期间，计数上述输出时钟信号的周期，从而获得各个计数值；向上述压控振荡器提供控制电压，该控制电压响应在上述输入时钟信号的上述固定数目周期期间的上述计数值；检测上述输入时钟信号和上述输出时钟信号之间的相位差，从而得到相位差信号；以及向上述压控振荡器提供控制电压，该控制电压响应在上述输入时钟信号的上述固定数目周期之后的上述相位误差信号。
12．如权利要求11的方法，进一步包括以下步骤根据上述计数值在寄存器中设置连续位，从该寄存器的最有效位开始；以及把上述寄存器的结果内容从数字形式转换成模拟形式，由此获得在上述输入时钟信号的上述固定数目周期期间向上述压控振荡器提供的控制电压。
13．如权利要求12的方法，当每个连续位设置在上述寄存器中时，还进一步包括下面这个步骤转换上述寄存器的次有效邻位。
14．如权利要求12的方法，进一步包括步骤，即把上述计数值与预定值进行比较，从而获得比较结果，根据比较结果设置上述寄存器中的位。
15．如权利要求12的方法，其中上述计数步骤通过从预定值开始递增计数来完成；以及根据上述计数步骤是否产生进位来设置上述寄存器中的位。
16．如权利要求12的方法，其中上述计数步骤通过从预定值开始递减计数来完成；以及根据上述计数步骤是否产生借位来设置上述寄存器中的位。
17．如权利要求11的方法，进一步包括以下步骤计算上述计数值和预定值之差；根据上述差值修改寄存器值；以及把上述寄存器值从数字形式转换成模拟形式，由此得到在上述输入时钟信号的上述若干固定数目周期期间向上述压控振荡器提供的控制电压。
18．如权利要求11的方法，进一步包括以下步骤响应上述计数值产生模拟信号；用第一时间常数来低通滤波上述模拟信号，由此获得在上述输入时钟信号的上述固定数目周期期间向上述压控振荡器提供的控制电压；以及用超过上述第一时间常数的第二时间常数来低通滤波上述相位误差信号，由此得到在上述输入时钟信号的上述固定数目周期之后向上述压控振荡器提供的控制电压。
全文摘要
一种时钟倍增器,利用两个反馈环路,根据输入时钟信号的频率来控制输出时钟信号的频率;第一反馈环路在输入时钟信号的固定数目初始周期期间起动,计数输出时钟信号在输入时钟信号的每个周期期间的周期,并根据所得计数值控制输出时钟频率;第二反馈环路用在固定初始周期以后,对输出时钟信号分频,并根据所获得分频信号与输入时钟信号之间的相位差来控制输出时钟频率。
文档编号H03L7/107GK1205577SQ98105998
公开日1999年1月20日 申请日期1998年4月15日 优先权日1997年7月14日
发明者小久保正一, 渡边充博 申请人:冲电气工业株式会社