专利名称：数字精密鉴相器的制作方法
技术领域：
本发明涉及一种锁相环电路，特别是一种数字精密鉴相器。
现有的锁相环鉴相电路都起源于集成电路及计算机技术不太发展的七十年代以前，普遍存在如下缺点1、锁相环输出信号(即VCO输出信号)和输入的基准信号相位关系由鉴相零点确定，不可编程改变；2、不具有多基准信号处理能力，且锁相环输出信号在基准信号切换时会发生相位抖动和漂移；3、环路特性不易做到灵活可变。
本发明的目的是提供一种可编程、具有多基准信号处理能力、相位抖动小、环路特性灵活的、采用大规模集成电路技术的数字精密鉴相器。
本发明的目的是这样实现的它是一种数字精密鉴相电路，用于检测被测信号与基准信号之间的相位差，其特征是该电路包括接受VCO振荡器4输出的高频信号的可编程同步分频器5，所述分频器5采用递增(或递减)计数方式，并将VCO振荡器4输出的高频振荡信号分频到与基准信号15同频，并在计数总线上进行输出位累加(减)计数值，如果是N次分频，则在计数总线上依次循环产生数值为0、1、2、……,N-2,N-1(或其反序)的信号，输入的各基准信号15的上升沿(或下降沿)分别在基准计数值寄存器①,②,③,……，
中锁存所述的计数总线上依次循环产生的数值，该锁存的数值即为基准计数值，可编程同步分频器5的同步信号17在计数器归零时产生，与VCO振荡器4的信号同步，这样某基准信号的基准计数值就是该基准信号的上升沿或下降沿)相对于同步信号前沿的时间差，所述时间差的变化就反映同步信号和基准信号之间的相位差漂移，利用所述的时间差控制VCO振荡器的压控电压，达到一般的锁相目的；基准选择电路13选通某一基准信号送延迟鉴相器12，同时CPU2将被选择的基准信号锁存在所述基准计数寄存器的基准计数值读出并写入粗定位寄存器10，所述的粗定位寄存器10中的数值和计数总线上的数值，通过数字比较器11进行比较，产生一鉴相脉冲，所述鉴相脉冲送延迟鉴相器12延迟0,D,2D,3D,……,(M-1)D个时间间隔(D为单位延迟间隔)，形成一连串的脉冲M位)，它们在不同时刻对被选择的基准信号进行采样并锁存，锁存的结果送入相移字寄存器14，相移字的结构形如0,0,…,0,1,1,…,1即为几个连0和几个连1，位数与延迟鉴相器12产生的M位脉冲相应，从0到1的跳变处即为对应被选择的基准信号的上升沿，因为相移字相邻位的采样时间差为一个单位延迟间隔DD仅为几个nS)，由此可知，相移字的0/1位图就表示了被选择的基准信号的上升沿(或下降沿)与同步信号前沿的精细时间差，此精细时间差及其变化，通过CPU2进行运算后，送数/模转换器D/A，以控制VCO振荡器4的振荡频率，达到精密鉴相的目的。
本发明对比现有技术具有如下优点1、可以把输出信号锁定到与基准信号任意指定的相位关系上，方法是在锁相环进入锁相状态后，记录下此时的VCO压控电压值，然后根据输出信号是超前还是滞后于指定的相位关系，在VCO压控电压上加上或减去一个值，使输出信号的相位向指定的相位漂移，在达到预定的相位调整；2、由于具有多个基准计数器可同时容多个基准信号锁存计数总成的数值，因而可同时对多个基准信号进行粗测量，所以它具有多基准信号的处理能力，由于可同时对多个基准信号进行粗测量，因而可无抖动或漂动地在基准信号间切换；3、精测时间差可达3nS以下，可以用粗、精时间差进行各种运算，精确地实现各种环路特性；4、由于能控制输出信号和基准信号的相位关系，保证了备用锁相环在切换时输出信号抖动在3～5nS以下。
下面结合附图和实施例对本发明作进一步详述
图1是本发明的方框图。
图中的各部件具体参数如下1、数字精密鉴相电路ACTEL的FPGA A1240-2；2、CPU采用M68Ec000,16位模式工作；3、D/A采用AD7840,14位高稳定D/A转换器；4、VCO采用SJS-2B,16.384MHz二级压控晶振，输出TTL电平，占空比50％的方波，上海邮电部第一研究所电子厂生产；5、可编程分频器16位同步递增分频器，可由CPU预制分频比；①、基准1计数值寄存器16位寄存器，由基准1正沿锁存计数总线，可由CPU读出；②、基准2计数值寄存器16位寄存器，由基准2正沿锁存计数总线，可由CPU读出；
、基准K计数值寄存器16位寄存器，由基准K正沿锁存计数总线，可由CPU读出；9、控制寄存器16位可由CPU读/写寄存器，采用位组合完成实现基准选择13的控制，分频器5的复位，基准计数值寄存器①,②,
的清除；10、粗定位值寄存器16位可由CPU写入寄存器；11、数字比较器16位数字比较器；12、延迟鉴相器31段延迟线级联形成32个抽头，用以将数字比较器11的输出的脉冲延迟不同的时间，把经基准选择13选择后的基准信号锁存在相移字寄存器14；13、基准选择多路选通，用以选择进行延迟鉴相的基准信号；14、相移字寄存器存储延迟鉴相的结果，32位可由CPU读的寄存器；15、1,2,…,K基准输入多个基准输入，8KHz的TTL方波；16、计数总线16位，由分频器5输出；17、同步信号计数总线归0时产生脉冲，用以CPU2中断产生。
使用时，首先CPU2进行初始化工作，初始化工作包括设置分频器5的分频比，解除分频器5的复位状态，解除基准计数值寄存器①,②,
的清除状态，选择进行延迟鉴相的基准。分频器开始工作后，在计数总线16归0时由同步信号17产生中断。中断处理先读取各个基准计数值寄存器①,②,
中的值，若某个基准计数值寄存器的值仍是清除状态时的值(全1)表明此基准已失去，若某个基准计数值寄存器的值不是全1，此计数值表明该基准上升沿时计数总线16的值。CPU读出各个基准计数值寄存器(1)、(2)、(k)中的值后对各个基准计数值寄存器进行清除，以备下一次测试。对于要进行延迟鉴相的基准若其计数值在连续两次中断处理读出时发生变化，则要把新的计数值写入粗定位值寄存器10。读取相移字寄存器14的值，判断连续两次中断处理读出的相移字0/1跳变点是否有变化。若有变化则可根据跳变点前移还是后移判断出VCO振荡频率高于还是低于标称值，相应地在D/A控制电压上加上还是减去一个单位控制电压，最终被跟踪基准的计数值和相移字0/1跳变点稳定不动，即实现锁定状态。
不用延迟鉴相，只根据基准计数值变化控制D/A，也可以达到锁相的目的。
本发明是一种数字精密鉴相电路，用于检测被测信号与基准信号之间的相位差，其特征是该电路包括接受VCO振荡器4输出的高频信号的可编程同步分频器5基准选择电路13选通某一基准信号送延迟鉴相器12，同时CPU2将被选择的基准信号的锁存在所述基准计数寄存器的基准计数值读出并写入粗定位寄存器10，所述的粗定位寄存器10中的数值和计数总线上的数值，通过数字比较器11进行比较，产生一鉴相脉冲，所述的鉴相脉冲的前沿和被选择的基准信号的前沿有一时间差，此时间差小于VCO输出信号的一个周期。所述脉冲送延迟鉴相器12延迟0,D,2D,3D,……,(M-1)D个时间间隔(D为单位延迟间隔)，形成一连串的脉冲M位)，它们在不同时刻对被选择的基准信号进行采样并锁存，锁存的结果送入相移字寄存器14，相移字的结构形如0,0,…,0,1,1,…,1即为几个连0和几个连1，位数与延迟鉴相器12产生的M位脉冲相应，从0到1的跳变处即为对应被选择的基准信号的上升沿，因为相移字相邻位的采样时间差为一个单位延迟间隔DD仅为几个nS)，由此可知，相移字的0/1位图就表示了被选择的基准信号的上升沿(或下降沿)与同步信号前沿的精细时间差，此精细时间差及其变化，通过CPU2进行运算后，送数/模转换器D/A，以控制VCO振荡器4的振荡频率，达到精密鉴相的目的。
本发明对比现有技术具有如下优点1、可以把输出信号锁定到与基准信号任意指定的相位关系上，方法是在锁相环进入锁相状态后，记录下此时的VCO压控电压值，然后根据输出信号是超前还是滞后于指定的相位关系，在VCO压控电压上加上或减去一个值，使输出信号的相位向指定的相位漂移，在达到预定的相位调整；2、由于具有多个基准计数器可同时容多个基准信号锁存计数总成的数值，因而可同时对多个基准信号进行粗测量，所以它具有多基准信号的处理能力，由于可同时对多个基准信号进行粗测量，因而可无抖动或漂动地在基准信号间切换；3、精测时间差可达3nS以下，可以用粗、精时间差进行各种运算，精确地实现各种环路特性；4、由于能控制输出信号和基准信号的相位关系，保证了备用锁相环在切换时输出信号抖动在3～5nS以下。
权利要求
1.一种数字精密鉴相电路，用于检测被测信号与基准信号之间的相位差，其特征是该电路包括接受VCO振荡器(4)输出的高频信号的可编程同步分频器(5)，所述分频器(5)采用递增(或递减)计数方式，并将VCO振荡器(4)输出的高频振荡信号分频到与基准信号(15)同频，并在计数总线上进行输出位累加(减)计数值，如果是N次分频，则在计数总线上依次循环产生数值为0、1、2、……,N-2,N-1(或其反序)的信号，输入的各基准信号(15)的上升沿(或下降沿)分别在基准计数值寄存器①,②,③,……,
中锁存所述的计数总线上依次循环产生的数值，该锁存的数值即为基准计数值，可编程同步分频器(5)的同步信号(17)在计数器归零时产生，与VCO振荡器(4)的信号同步，这样某基准信号的基准计数值就是该基准信号的上升沿(或下降沿)相对于同步信号前沿的时间差，所述时间差的变化就反映同步信号和基准信号之间的相位差漂移，利用所述的时间差控制VCO振荡器(4)的压控电压，达到一般的锁相目的；基准选择电路(13)选通某一基准信号送延迟鉴相器(12)，同时CPU(2)将被选择的基准信号锁存在所述基准计数寄存器的基准计数值读出并写入粗定位寄存器(10)，所述的粗定位寄存器(10)中的数值和计数总线上的数值，通过数字比较器(11)进行比较，产生一鉴相脉冲，所述鉴相脉冲送延迟鉴相器(12)延迟0,D,2D,3D,……,(M-1)D个时间间隔(D为单位延迟间隔)，形成一连串的脉冲(M位)，它们在不同时刻对被选择的基准信号进行采样并锁存，锁存的结果送入相移字寄存器(14)，相移字的结构形如0,0,…,0,1,1,…,1即为几个连0和几个连1，位数与延迟鉴相器(12)产生的M位脉冲相应，从0到1的跳变处即为对应被选择的基准信号的上升沿，因为相移字相邻位的采样时间差为一个单位延迟间隔D(D仅为几个nS)，由此可知，相移字的0/1位图就表示了被选择的基准信号的上升沿(或下降沿)与同步信号前沿的精细时间差，此精细时间差及其变化，通过CPU(2)进行运算后，送数/模转换器D/A，以控制VCO振荡器(4)的振荡频率，达到精密鉴相的目的。
全文摘要
一种数字精密鉴相器,用对基准信号和振荡信号的时间差进行粗、精测完成鉴相。粗测用递增(或递减)计数器将振荡信号分频到基准信号频率,基准信号上升(或下降沿),对分频器总线进行锁存,锁存值的变化反映振荡信号偏离标称频率的大小和方向;精测是把粗测值同分频器总线上的数字比较产生一鉴相脉冲,该鉴相脉冲送入延迟鉴相器延迟0,1D,2D…,(M－1)D产生一串脉冲,它们依次对基准信号采样并锁存,此采样结果即反映基准信号与振荡信号的精细时间差。
文档编号H03L7/08GK1237041SQ98108650
公开日1999年12月1日 申请日期1998年5月22日 优先权日1998年5月22日
发明者贾学卿 申请人:南方通信(惠州)实业有限公司, 北京邮电大学