据本公开的一些方面，改变Λ-Σ调制器的前馈增益以通过减小加法器的输入负载和积分器的输出负载来降低前馈Δ-Σ调制器的复杂度。即，所提出的方面将N阶前馈Λ-Σ调制器的复杂度降低到(N-1)阶Λ-Σ调制器的复杂度，且在使用较简单设计的同时不使性能降级。
[0035]图3A示出根据本公开一方面的使用前馈低失真架构的Δ-Σ调制器300。如图3A中所示，Λ-Σ调制器300包括与常规合并式Λ-Σ调制器200相似的一些方面。在此不例中，Δ-Σ调制器300包括第一加法器202、第一积分器204、第二积分器206、第三积分器208、第二加法器210、量化器220、第一定标前馈路径212、第二定标前馈路径214、第三定标前馈路径216以及第四定标前馈路径218。
[0036]根据本方面，第四定标前馈路径218的源被移动到前一积分器(即，第一积分器204)的输出。而且，第四定标前馈路径218的形式从3(1-24)修改为3z_i(例如，从加总修改为经延迟积分)。即，移动后的定标前馈路径的放大/延迟被乘以前一级的积分器的传递函数的反函数。例如，在移动第四定标前馈路径218时，放大/延迟(3(1-24))被乘以第二积分器206的传递函数的反函数。在被移动到前一级后，将第四定标前馈路径218与第二定标前馈路径214合并。
[0037]应当注意，在移动一定标前馈路径(比如第四定标前馈路径218)后，Δ-Σ调制器的传递函数保持不变。
[0038]图3B示出根据本公开另一方面的使用前馈低失真架构的Δ-Σ调制器300。如图3B中所示，第四定标前馈路径218与第二定标前馈路径214合并，且第二定标前馈路径214的放大/延迟已经因合并而被修改。
[0039]图3B中所示的Δ-Σ调制器300与图2中所示的常规合并式Δ-Σ调制器200相比具有降低的功耗和更大的准确性。即，到常规合并式Λ-Σ调制器200的第二加法器的加权总和为8。具体而言，来自第三定标前馈路径216的增益为1，来自第二定标前馈路径214和第三定标前馈路径216中的每一者的增益为3，而来自第四定标前馈路径218的增益为I。因此，到第二加法器210的加权总和为8。相应地，因为加权总和为8，所以常规合并式Λ-Σ调制器200的第三积分器208的反馈因子约为1/8。
[0040]此外，到图3中所示的Δ-Σ调制器300的第二加法器的加权总和为5。具体而言，来自第一定标前馈路径212的增益为1，来自第二定标前馈路径214的增益为3，而来自第三定标前馈路径216的增益为I。因此，到第二加法器210的加权总和为5。相应地，因为加权总和为5，所以Λ-Σ调制器300的第三积分器208的反馈因子约为1/5。因此，因为1/5大于1/8，所以Λ-Σ调制器300与常规合并式Λ-Σ调制器200相比具有降低的功耗和更大的准确性。
[0041]应当注意，Λ - Σ调制器300可进一步包括数模转换器(未示出)，该数模转换器接收来自量化器220的输出。该数模转换器可向第一加法器202输出信号。
[0042]图4Α示出根据本公开一方面的使用前馈低失真架构的四阶合并式Λ-Σ调制器400的示例。如图4Α中所示，四阶合并式Λ-Σ调制器400包括第一加法器402、第一积分器404、第二积分器406、第三积分器408、第四积分器412、第二加法器410、量化器414、第一定标前馈路径416、第二定标前馈路径418、第三定标前馈路径420、第四定标前馈路径422以及第五定标前馈路径424。
[0043]图4Β示出根据本公开一方面的使用前馈低失真架构的Λ-Σ调制器440的四阶示例。Λ-Σ调制器400包括与图4Α的四阶合并式Λ-Σ调制器400相似的元件。具体而言，Δ-Σ调制器440包括第一加法器402、第一积分器404、第二积分器406、第三积分器408、第四积分器412、第二加法器410以及量化器414。根据本方面，第二定标前馈路径418的一部分被移动以接收来自前一积分器的输出并与该前一积分器的传递函数的反函数相乘，导致第三定标前馈路径420具有经修改的放大/延迟。而且，第三定标前馈路径420的一些部分被移动以接收来自前一积分器的输出并与该前一积分器的传递函数的反函数相乘，导致第五放大器延迟426。第五放大器延迟426可与第四定标前馈路径422合并以修改第四定标前馈路径422的放大和/或延迟。
[0044]应当注意，定标前馈路径的移动不是固定的，且为了接收来自前一积分器的输出而被移动的量可以按需调整以降低该Δ-Σ调制器的复杂性。还应当注意，Λ-Σ调制器440可进一步包括数模转换器(未示出)，该数模转换器接收来自量化器414的输出。该数模转换器可向第一加法器402输出信号。
[0045]图5示出根据本公开一方面的用于在低失真前馈Λ-Σ调制器中处理信号的方法500的框图。如图5中所示，在框502中，在第一加法器处接收反馈信号和输入信号。在框504中，在第一积分器处接收来自第一加法器的输出。而且，在框506处，在第二积分器处接收来自第一积分器的输出。此外，在框508中，在第二加法器处接收来自第二积分器的经积分路径、来自第一积分器的积分路径、以及来自该输入信号的加总路径。而且，在框510处，在最后一个积分器处接收来自第二加法器的输出。最后，在框512中，量化器可将输出反馈到第一加法器，且该量化器可从该Δ-Σ调制器输出。
[0046]图6示出根据本公开另一方面的用于在低失真前馈Λ-Σ调制器中处理信号的方法600的框图。如图6中所示，在框602中，在第一加法器处接收反馈信号和输入信号。在框604中，在第一积分器处接收来自第一加法器的输出。而且，在框606处，在第二积分器处接收来自第一积分器的输出。而且，在框608处，在第三积分器处接收来自第二积分器的输出。此外，在框610中，在第二加法器处接收来自第一积分器的加总路径、来自第二积分器的经积分路径、来自第一积分器的积分路径、来自第三积分器的输出、以及来自该输入信号的加总路径。在框612处，在最后一个积分器处接收来自第二加法器的输出。最后，在框614中，量化器可将输出反馈到第一加法器，且该量化器可从该Λ-Σ调制器输出。
[0047]图7示出其中可有利地采用本公开实施例的示例性无线通信系统700。出于例示目的，图7示出了三个远程单元720、730和750以及两个基站740。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元720、730和750包括低失真前馈Λ-Σ调制器725A、725B、725C。图7示出从基站740到远程单元720、730、和750的前向链路信号770，以及从远程单元720、730、和750到基站740的反向链路信号710。
[0048]在图7中，远程单元720被示为移动电话，远程单元730被示为便携式计算机，而远程单元750被示为无线本地环路系统中的位置固定的远程单元。例如，远程单元可以是蜂窝电话、手持式个人通信系统(PCS)单元、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、便携式数据单元(诸如个人数据助理)、或者位置固定的数据单元(诸如仪表读数装备)。尽管图7示出了可采用根据本公开的教导的低失真前馈Λ-Σ调制器725A、725B、725C的远程单元，然而本公开不限于所示出的这些示例性单元。例如，可在任何设备中适当地采用根据本公开一些方面的低失真前馈Λ-Σ调制器。
[0049]图8是示出用于具有上述低失真前馈Λ-Σ调制器的半导体组件(诸如多核处理器)的电路、布局和逻辑设计的设计工作站的框图。设计工作站800包括硬盘801，该硬盘801包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站800还包括显示器802，以便于电路810或半导体组件812 (诸如低失真前馈Λ-Σ调制器)的设计。存储介质804被提供以用于有形地存储电路设计810或半导体组件812。电路设计810或半导体组件812可以文件格式(诸如⑶SII或GERBER)存储在存储介质804上。存储介质804可以是⑶-ROM、DVD、硬盘、闪存、或其他恰适的设备。此外，设计工作站800包括用于从存储介质803接受输入或将输出写到存储介质804的驱动装置803。
[0050]记录在存储介质804上的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据(诸如时序图或网电路)。在存储介质804上提供数据通过减少用于设计半导体晶片的工序数目促成了对电路设计810或半导体组件812的设计。
[0051]在一种配置中，低失真前馈Δ-Σ调制器包括加总装置。在一个方面中，该加总装置可以是被配置成执行该加总装置所述的功能的第一加法器202和403或第二加法器210和410。该低失真前馈Λ-Σ调制器还被配置成包括用于积分的装置。在一个方面中，该积分装置可以是被配置成执行由隔离装置所述的功能的第一积分器204和404、第二积分器206和406、第三积分器208和408、或者第四积分器412。该低失真前馈Δ - Σ调制器还被配置成包括用于反馈的装置。在一个方面中，该反馈装置可以是被配置成执行由量化装置所述的功能的量化器220和414。在