一种延时锁定环路的制作方法
【技术领域】
[0001] 本发明涉及电子行业集成电路技术领域，尤其涉及一种延时锁定环路。
【背景技术】
[0002] 系统或电路的时钟信号常常被用作同步执行定时和保证无误差高速操作的参考 量。当内部电路使用外部电路的时钟信号源时，常会因为外部时钟信号与内部时钟信号之 间的定时间隙而使内部电路产生时钟信号的偏斜。延时锁定环路可W补偿时钟信号的偏 斜，W使内部时钟信号的相位等于外部时钟信号的相位。
[0003] 延时锁定环路的基本思想是推迟输出时钟使它能与参考时钟完全对齐或者产生 确定的相移输出。同时，由于化L与相位锁相环（Phaselockedloop;化L)相比具有不易 受到噪声影响的优点，因而被广泛应用于高速存储器接口的时钟同步、时钟网络的偏斜校 准、串行通信的时钟恢复、倍频和多相时钟生成器等电路中。
[0004] 在现有的高频多相位信号产生器中，大部分是利用电流模式的逻辑电路来构建。 电流模式的逻辑电路是将接收的差动输入在电路上产生的电流进行比较，来产生所对应的 逻辑电位的输出。该种电流模式的逻辑电路不仅伴随有直流路径上较大的功率消耗，而且 也占用较大的电路面积，因此不是作为多相位产生器的最佳选择。
[0005] 相对电流模式的逻辑电路，纯单相位时脉驱动的逻辑电路兼具省电及电路面积小 的优点，并且可W产生接近全摆幅的输出。因此，近年来产生了很多利用纯单相时脉驱动设 计的四相位产生器。
[0006] 图1A为专利申请号200910220807. 5的多相位信号产生电路。分频器接收时钟信 号，并对时钟信号进行分频。四个延迟器相互串联，逐级对时钟信号进行分频，利用时钟信 号传送至各延时器所需的时间相等来产生四相时钟信号。该电路输出的多相时钟信号频率 是输入时钟的四分之一，改变了输入时钟的频率。
[0007] 图1B为传统的多相数字延时锁定环路框图。该延时锁定环路包括数字控制延时 链、分频器、相位检测器、粗调控制电路、精调控制电路和锁定控制逻辑电路。该延时锁定 环路是将数字控制延时链均分成延时量相同的四个延时单元来实现90°、180°、270°和 360°四个相位的时钟输出，由于每个延时单元的控制码相同，因此对四个延时单元调节的 延时量相同、延时方向一致，使得系统锁定误差为4个延时单元误差之和。
[0008] 然而，现有的延时锁定环路提供固定的四相位或更多的相位输出，具有固定的静 态相位差，无法提供较少输出相位而更好的静态相位差的应用需求，应用范围窄。此外，现 有的延时锁定环路无法随着输出相位数目的减少而相应的提高锁定精度，灵活性差。
【发明内容】
[0009] 为解决现有技术中存在的上述问题，本发明提出了一种相位与精度适配的延时锁 定环路。
[0010] 本发明提出的一种延时锁定环路，包括：
[0011] 数字控制延时链，其接收输入参考时钟，并响应于粗调延时链控制码、第一位精调 延时链控制码和其它精调延时链控制码共同调节的数字控制延时链的延时，并在相应的输 出模式下输出时钟信号；所述输出模式包括四相位时钟输出模式、双相位时钟输出模式和 单相位时钟输出模式；
[0012] 鉴相逻辑电路，用于接收输入参考时钟和反馈时钟，并检测两者的延时差，并根据 两者的延时差是否落在锁定精度范围内生成并输出延时差指示信号的超前或滞后信号、四 相位时钟输出模式的锁定逻辑信号、双相位时钟输出模式的锁定逻辑信号、W及单相位时 钟输出模式的锁定逻辑信号；
[0013] 数字控制延时链控制码产生电路，用于接收参考时钟、反馈时钟W及超前或滞后 信号，并根据参考时钟的周期大小初步产生粗调延时链控制码，然后根据参考时钟与反馈 时钟的延时差产生所述其它精调延时链控制码，最后根据超前或滞后信号对精调延时链控 制码进行调节；
[0014] 多模式选择控制电路，用于接收参考时钟、锁定逻辑信号、W及工作模式选择信 号，根据工作模式选择信号控制电路处于相应的工作模式，同时结合锁定逻辑信号控制多 模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码；
[0015] 其中，所述数字控制延时链在单相位时钟输出模式下产生锁定误差仅为一个精调 延时步长的反馈时钟；
[0016] 在双相位时钟输出模式下产生锁定误差为两个精调延时步长之和的相互间相位 差为180°的第二时钟信号和反馈时钟；
[0017] 在四相位时钟输出模式下产生锁定误差为四个精调延时步长之和的相互间相位 差为90°的第一时钟信号、第二时钟信号、第H时钟信号和反馈时钟。
[0018] 从上述技术方案可W看出，本发明延时锁定环路具有W下有益效果：
[0019] (1)具有多种时钟输出模式，分别是：四相位时钟输出模式、双相位时钟输出模式 和单相位时钟输出模式；
[0020] (2)多种时钟输出模式对应不同的锁定精度，相位与精度可适配；四相位时钟输 出模式的锁定误差为4个精调延时步长之和，双相位时钟输出模式的锁定误差为2个精调 延时步长之和，单相位时钟输出模式的锁定误差为1个精调延时步长。减少时钟输出相位 的数目可W获得更高的锁定精度；
[0021] (3)锁定过程为；粗调锁定，精调锁定，微精调锁定，可W获得更高的锁定精度。
[0022] (4)数字控制延时链由四级延时单元构成，每级延时单元包括一粗调延时单元和 一精调延时单元。每级粗调延时单元由相同的控制码控制，因此每级粗调延时单元有相同 的延时量。每级精调延时单元由相同的高位控制码和不同的第一位控制码共同控制，因此 可W根据系统模式选择灵活调节精调控制码W获得不同模式下的更高锁定精度。
【附图说明】
[0023] 图1A为现有技术中多相位信号产生电路结构图；
[0024] 图1B为传统的多相数字延时锁定环路框图；
[0025] 图2为本发明提出的延时锁定环路的电路结构图；
[0026] 图3为本发明中数字控制延时链的电路结构图；
[0027]图4为本发明中多模式选择控制电路的结构图；
[002引图5为本发明中模式选择控制单元的电路结构图；
[0029] 图6A为本发明中延时锁定环路在特定工作环境下双相位时钟输出模式锁定过程 示意图；
[0030] 图6B为本发明中延时锁定环路在特定工作环境下单相位时钟输出模式锁定过程 示意图。
【具体实施方式】
[0031] 为使本发明的目的、技术方案和优点更加清楚明白，W下结合具体实施例，并参照 附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部 分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员 所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等 于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。
[0032] 图2是本发明实施例中延时锁定环路的结构框图。如图2所示，延时锁定环路包 括鉴相器逻辑电路103、数字控制延时链100、数字控制延时链控制码产生电路101和多模 式选择控制电路102。本发明中的延时锁定环路提供H种工作模式；四相位时钟输出模式、 双相位时钟输出模式和单相位时钟输出模式，其中四相位时钟输出模式的时钟输出信号 为90。相位时钟C化90、180°相位时钟(3化180、270。相位时钟(3化270和360°相位时钟 C化360;双相位时钟输出模式的时钟输出信号为180°相位时钟clklSO和360°相位时钟 C化360 ;单相位时钟输出模式的时钟输出信号为360°相位时钟C化360。
[0033] 其中，数字控制延时链100,接收输入参考时钟clk_ref，并响应于粗调延时链控 制码C[15 ;0]、精调延时链控制码F[ll;2]W及精调延时链的第一位控制码F_codel、F_ code2、F_code3和F_code4共同调节数字控制延时链100的延时。在模式选择信号Mode2_ sel、Mode3_sel均为"0"时，即四相位时钟输出模式下，数字控制延时链100被均分成延 时相等的4个延时单元，分别产生锁定误差为四个精调延时单元的延时步