一种晶体管失配的校准方法及其校准系统的制作方法
【技术领域】
[0001]本发明涉及晶体管技术领域，特别涉及关于晶体管失配的数字化校准方法及其校准系统。
【背景技术】
[0002]放大器是模拟集成电路的基本构件，是组成复杂系统的基础，放大器的性能往往直接决定整个系统的指标，比如高性能音频放大器，传感器接口放大电路等。当构成放大器的晶体管之间出现失配时，会严重影响放大器的性能，电路中直接体现为失调。
[0003]传统的消除失陪的方法有自动消零(Aut0-Zer0，AZ)、信号斩波调制(CHOP)等。其中AZ方法会增加采样环节，将带外热噪声混叠到信号带宽内，使得系统的噪声指标变差；另外，AZ方法会使电路在连续信号领域应用受限，例如美国专利申请US8493139B2，通过增加一个辅助运放，在采样失调阶段，将放大器两个输入端短接到共模电平，将失调电压采样到采样电容上；然后运放转换到正常工作状态，利用辅助运放，将失调电压补偿主运放。
[0004]CHOP方式可以将失调和低频噪声调制到带外，同时不引入噪声混叠，但是失调经过第二次调制之后，会产生高频噪声，此时可以用滤波器将高频噪声滤除，但在集成电路中，构建滤波器耗费资源太大。如美国专利申请US7292095B2即是采用CHOP抑制低频噪声和失调，利用陷波滤波器滤除高频的纹波，其中使用的开关采样电容滤波器会增加芯片面积，同时开关采样电容滤波器开关的电荷注入以及时钟馈通会增大失调。
[0005]在其他一些相关领域的文献中，也有采用CHOP将失调和低频噪声调制到带外的做法，为了抑制纹波，通过数字方法抑制晶体管的失配，也可以有效抑制失调，例如2013年 IEEE Internat1nal Solid-State Circuits Conference 中的论文 A0.06mm14nV/sqrt(Hz)chopper Instrumentat1n Amplifier with Automatic Differential-PairMatching,文中提到将6个晶体管重新排布，从6个晶体管中选择3个作为分配到差分对的一边，剩余三个分配到另一边。但是这种方法效率很低，校准位数增加之后，相应的硬件开销指数增长。相应的该方法校准范围也较低。同时由于晶体管对是任意选取，在实际实现的版图中，距离相对较远的晶体管匹配较差，所以校准前的失调比普通晶体管对更大，使校准的功效下降。
【发明内容】
[0006]本发明的目的在于克服现有技术中存在的上述缺陷，提供一种针对晶体管失配的数字化校准方法及其校准系统。
[0007]为达上述目的，本发明首先提供了一种晶体管失配的校准方法，包括以下步骤:
[0008]S1:将需要校准的第一主晶体管和第二主晶体管分别拆分为η个子晶体管，形成共2η个子晶体管，每个子晶体管的连接端具有两种接入方式，分别用以接入第一主晶体管或第二主晶体管；其中η为自然数；
[0009]S2:按照每个子晶体管接入不同的主晶体管的形式进行组合，形成共2η-1种组合形式；
[0010]S3:测试每种组合形式下产生的失调值的大小，则失调值最小的组合形式即为最佳校准组合。
[0011]根据本发明提出的晶体管失配的校准方法，还包括步骤S4:将失调值最小时对应的子晶体管的组合形式记入永久性存储器件。
[0012]根据本发明提出的晶体管失配的校准方法，步骤S3中的测试方法具体包括:
[0013]S31:从任意组合开始，对第一主晶体管和第二主晶体管之间产生的失调进行放大、采样，得到第一失调值，同时将第一失调值所对应的子晶体管的具体组合形式记入寄存器；
[0014]S32:更换至下一组合形式，继续对当前组合形式下的第一主晶体管和第二主晶体管之间产生的失调进行放大、采样，得到第二失调值；
[0015]S33:将第二失调值与第一失调值输入比较器，如果比较器输出高电平，则维持寄存器的存储内容不变，如果比较器输出低电平，则将第二失调值所对应的子晶体管的具体组合形式更新到寄存器；直至重复遍历所有组合。
[0016]另外，本发明还提出了一种晶体管失配的校准系统，包括:
[0017]放大器,具有第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端用以输入第一主晶体管的电压，所述第二输入端用以输入第二主晶体管的电压；其中所述第一主晶体管和第二主晶体管分别由η个子晶体管组成，即共包括2η个子晶体管，每个子晶体管具有接入第一主晶体管和接入第二主晶体管的两种接入方式，使得2η个子晶体管共形成2η-1种组合接入方式；这里η为自然数；
[0018]采样保持电路，与所述放大器相连，用以对第一失调值和第二失调值进行采样；所述第一失调值是指在第一种组合接入方式中所述第一主晶体管和所述第二主晶体管之间的电压差；所述第二失调值是指在第二种组合接入方式中所述第一主晶体管和所述第二主晶体管之间的电压差；
[0019]比较器，与所述采样保持电路相连，用以比较所述第一失调值与所述第二失调值的大小；当所述第一失调值大于所述第二失调值时，比较器输出低电平；当所述第一失调值小于所述第二失调值时，比较器输出高电平；所述比较器还具有一控制端，用以输入时序控制信号；
[0020]触发器，与所述比较器相连，用于存储相应的组合接入方式。
[0021]根据本发明提出的晶体管失配的校准系统，其中，所述采样保持电路包括:
[0022]与所述放大器的第一输出端顺次连接的第二开关、第一采样电容和第七开关；
[0023]与所述放大器的第二输出端顺次连接的第三开关、第二采样电容和第八开关；
[0024]第一开关，并联在所述第二开关的两端；
[0025]第五开关，一端与所述第一采样电容的负极相连，另一端接地；
[0026]第九开关，一端与所述比较器的第一输入端相连，另一端接地；
[0027]第四开关，并联在所述第三开关的两端；
[0028]第六开关，一端与所述第二采样电容的负极相连，另一端接地；
[0029]第十开关，一端与所述比较器的第二输入端相连，另一端接地。
[0030]根据本发明提出的晶体管失配的校准系统，其中，在第一种组合接入方式中，所述采样保持电路的开关闭合状态为:第二开关、第五开关、第九开关、第三开关、第六开关和第十开关闭合，其余开关断开；在第二种组合接入方式中，所述采样保持电路的开关闭合状态为:第一开关、第七开关、第四开关和第八开关闭合，其余开关断开；第三种组合接入方式、第四种组合接入方式直至第2η-1种组合方式依次循环重复上述的开关闭合状态。
[0031]另外，本发明中晶体管失配的校准效果与η成正比，η越大则剩余失配越小，校准效果越好；在具体实施例中，η优选为6-16之间的整数。
[0032]与现有技术相比，本发明易于操作、成本低廉，测试时不影响电路功能及其正常工作，通过简单的逻辑即可实现降低运放失调的目的。
【附图说明】
[0033]图1为本发明的原理示意图；
[0034]图2描绘了本发明中组成待测主晶体管对的2η个子晶体管的电路连接图；
[0035]图3为本发明的晶体管失配的校准方法的流程图；
[0036]图4为本发明的晶体管失配的校准系统的电路结构图。
[0037]附图标记说明:10_放大器；20_采样保持电路；30_比较器；40_触发器；K1_第一开关；Κ2-第二开关；Κ3-第三开关；Κ4-第四开关；Κ5-第五开关；Κ6-第六开关；Κ7_第七开关；Κ8-第八开关；Κ9-第九开关；Κ10-第十开关；C1-第一采样电容；C2-第二采样电容。
【具体实施方式】
[0038]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0039]本发明的主要原理为，待测试放大器10主晶体管对中的每个主晶体管由η个子晶体管构成，共包括2η个子晶体管；将每个子晶体管分别接入不同的主晶体管中，通过后续连接的比较器30和触发器40来检测记录最佳的子晶体管接入方式，从而得出晶体管失配值最小的方案。图2详细描绘了 2η个子晶体管的电路连接结构。如图2所示，111、121和131分别为第一主晶体管TA的三个端口，112、122和132是第二主晶体管TB的三个端口两个晶体管由101到1n的η个子晶体管对构成。每个主晶体管由101到1n的子晶体管对构成，即每个主晶体管由η个子晶体管构成。子晶体管对101到1n中的每两个子晶体管，由开关控制接入TA或者TB。具体来说，1111、1112、1113、1114控制主晶体管的第一个端口接入111或者112 ;1211、1212、1213、1214控制主晶体管的第二个端口接入121或者122 ；1311、1312、1313、1314控制主晶体管的第三个端口接入131或者132 ;与此类似的，102