用于调整半导体晶体管的驱动电流的方法和装置制造方法
【专利摘要】本发明公开了用于修复晶体管的方法和装置，包括：给PFET的源极施加第一电压，给PFET的栅极施加第二电压，以及给PFET的漏极施加第三电压达预定时间。其中第一电压大于第二电压，并且第二电压大于第三电压。本发明人已经确定，通过施加这些电压，被捕获于栅极电介质内的空穴将会减少。以此方式，可以修复半导体结构或者使其恢复至或接近最初的操作特性。另一种实施例是通过给NFET的漏极施加第一电压、给NFET的栅极施加第二电压以及给NFET的源极施加第三电压达预定时间来修复NFET晶体管的方法和装置。第一电压大于第二电压，而第二电压大于第三电压。如同在第一实施例中所示出的，本发明的目的是修复晶体管。在NFET的情形中，电子在正常的操作期间聚积于栅极电介质上。通过按照所描述的方式来施加电压，可以修复晶体管以使其在处于或接近于最初的规范下操作。
【专利说明】用于调整半导体晶体管的驱动电流的方法和装置
[0001]优先权声明
[0002]本申请要求在2011年10月25日向美国专利商标局提交的、题目为“Methodologyand Apparatus for Tuning Driving Current of Semiconductor Transistors，，的美国专利申请系列号13/280666的优先权，该专利申请的全文通过引用并入本文。
【技术领域】
[0003]本发明涉及用于修复由于持续使用而退化的PFET和NFET晶体管的方法和装置。【背景技术】
[0004]随着半导体技术的进步，某些器件磨损机制已经变得越来越显著，本发明人相信这会在产品电路的规定寿命内开始严重地影响它们的稳定性和功能。半导体越来越多地使用高K值电介质来构造，以允许较快的速度以及较小的尺寸。术语高K值电介质指的是在半导体制造工艺中使用的、替代二氧化硅栅极电介质的、具有高介电常数K (与二氧化硅相比)的材料。高K值栅极电介质的实施是为允许器件速度的进一步增加以及微电子构件的微型化而发展的若干策略之一，俗称为扩展摩尔定律(extending Moore’s Law)。二氧化硅已经被用作栅极氧化物材料达数十年。由于晶体管已经减小了尺寸，二氧化硅栅极电介质的厚度已经稳步减少，以增加栅极电容并由此增加驱动电流和提高器件性能。随着厚度缩小至2nm以下，由于隧穿的泄露电流大幅增加，从而导致不实用的的功率消耗以及降低的器件可靠性。以高K值材料替代二氧化硅栅极电介质允许增加的栅极电容，没有伴随的泄漏效应。
[0005]本发明人已注意到，在具有高K值材料的NFET (负沟道场效应晶体管)的操作期间，电子朝栅极氧化物迁移并且倾向于减少晶体管的操作。如上所述，由于在二氧化硅芯片上的构件的厚度和整体尺寸的减小，被捕获于晶体管栅极电介质内的电子的作用会显著减小。
[0006]以类似的方式，本发明人已经确定，在具有高K值材料的PFET(正沟道场效应晶体管)的操作期间，空穴倾向于聚积于栅极氧化物内。同样，由于在二氧化硅芯片上的构件的厚度和整体尺寸的减小，被捕获于晶体管栅极电介质内的空穴的作用会显著减小。
[0007]本发明人已经确定，由于在NFET内的电子以及在PFET内的空穴在它们的栅极电介质内的聚积的有害影响，用于修复或调整晶体管的方法和装置是所期望的。
【发明内容】
[0008]本发明的一种实施例是一种用于修复晶体管的方法，该方法包括以下步骤:对PFET的源极施加第一电压达预定时间，对PFET的栅极施加第二电压，并且对PFET的漏极施加第三电压。其中第一电压大于第二电压，并且第二电压大于第三电压。本发明人已经确定，通过施加这些电压，被捕获于栅极电介质内的空穴将会减少。本发明人已经确定，以此方式，可以修复半导体结构或使其恢复至或接近最初的操作特性。[0009]在另一种实施例中，第一电压是电源电压，例如，Vdd,而第三电压是地。在又一种实施例中，第一电压大于电源电压。在又一种实施例中，当第一电压大于电源电压时，第二电压小于电源电压。
[0010]另一种实施例是一种用于修复晶体管的方法，该方法包括:给NFET的漏极施加第一电压，给NFET的栅极施加第二电压，以及给NFET的源极施加第三电压达预定时间。第一电压大于第二电压，而第二电压大于第三电压。如同在第一实施例中所示出的，本发明的目的是修复晶体管。在NFET的情形中，电子在正常操作期间聚积于栅极电介质上。本发明人已经确定，按照所描述的方式来施加电压，可以修复晶体管以使其处于或接近于最初的规范下操作。
[0011]在另一种实施例中，对于NFET的修复，第一电压是电源电压，而第三电压是地。在另一种实施例中，第一电压大于电源电压。在另一种实施例中，当第一电压大于电源电压时，第二电压小于电源电压。
[0012]另一种实施例包括一种用于修复PFET的装置，该装置包括适合于将第一电压连接至PFET的源极的第一开关。第二开关适合于将第二电压连接至PFET的栅极，而且第三开关适合于将第三电压连接至PFET的漏极。第一、第二及第三开关闭合达预定时间，并且第一电压大于第二电压，且第二电压大于第三电压。以上所描述的装置操作用于实施以上所描述的用于修复PFET的方法。
[0013]在另一种实施例中，上述装置具有作为电源电压的第一电压以及作为地的第三电压。在另一种实施例中，第一电压大于电源电压。在另一种实施例中，第二电压小于电源电压。
[0014]另一种实施例包括一种用于修复NFET的装置，该装置具有适合于将第一电压连接至NFET的漏极的第一开关。第二开关适合于将第二电压连接至栅极，而且第三开关适合于将第三电压连接至NFET的源极。第一、第二及第三开关闭合达预定时间，并且第一电压大于第二电压，而且第二电压大于第三电压。该装置能够实施以上描述的用于修复NFET的方法。
[0015]在另一种实施例中，第一电压是电源电压，而第三电压是地。在另一种实施例中，第一电压大于电源电压。在另一种实施例中，第二电压小于电源电压。
[0016]另一种实施例包括一种用于通过给多个PFET晶体管的源极施加第一电压，给多个PFET晶体管的栅极施加第二电压，并且给多个PFET晶体管的漏极施加第三电压达第一预定时间来修复多个晶体管的方法。其中第一电压大于第二电压，而第二电压大于第三电压。
[0017]本发明的另一种实施例包括一种用于修复多个PFET晶体管的装置，该装置包括适合于将第一电压连接至多个PFET晶体管的源极的第一开关。第二开关适合于将第二电压连接至多个PFET晶体管的栅极，而且第三开关适合于将第三电压连接至多个PFET晶体管的漏极。第一、第二及第三开关闭合达预定时间，并且第一电压大于第二电压，而且第二电压大于第三电压。
[0018]另一种实施例包括一种用于通过给多个NFET晶体管的漏极施加第一电压，给多个NFET晶体管的栅极施加第二电压，并且给多个NFET晶体管的源极施加第三电压达第一预定时间来修复多个NFET晶体管的方法。其中第一电压大于第二电压，而且第二电压大于第三电压。
[0019]另一种实施例包括一种用于修复多个NFET晶体管的装置，该装置具有适合于将第一电压连接至多个NFET晶体管的漏极的第一开关。第二开关适合于将第二电压连接至多个NFET晶体管的栅极，而第三开关适合于将第三电压连接至多个NFET晶体管的源极。第一、第二及第三开关闭合达预定时间，并且第一电压大于第二电压，且第二电压大于第三电压。
【专利附图】
【附图说明】
[0020]图1示出了在两个不同的电压负载下的在PFET中的1n漂移。
[0021]图2是金属氧化物半导体负沟道场效应晶体管(NFET)的框图。
[0022]图3示出了修复或调整PFET的装置的实施例。
[0023]图4是用于修复PFET的方法的流程图。
[0024]图5示出了修复或调整NFET的装置的实施例。
[0025]图6是用于修复NFET的方法的流程图。
[0026]图7示出了修复多个PFET的装置的实施例。
[0027]图8是用于修复多个PFET的方法的流程图。
[0028]图9示出了修复多个NFET的装置的实施例。
[0029]图10是用于修复多个NFET的方法的流程图。
【具体实施方式】
[0030]如图1所示，当新的PFET器件在与漏极电压(Vds_str)类似的提高的栅极电压(Vgs_str)(例如,在本例中为Vgs_str = Vds_str)下被加压(stress)时，1n值退化并漂移至更低，并且与现有技术的观察结果一致。但是，当退化的PFET器件在约为漏极电压的一半的较低的栅极电压或者Vgs_str?(l/2XVds_str)下被加压时，1n值漂移至更高。而且，1n值的漂移能够通过调整施加的偏压而调整为高至低的或低至高的。
[0031]图2是金属氧化物半导体负沟道场效应晶体管(NFET) 100的框图。图2在示出NFET的常规操作方面是有用的，例如，能够用于DRAM阵列中。图2示出了按正向操作的器件的正常热电子注入及退化。如同下文所解释的，由于电子112被捕获于漏极104附近，因而晶体管100在改变器件特性方面不太有效。NFET100包括源极区102、漏极区104、栅极区106、在基板101内在源极区102与漏极区104之间且在栅极106之下的沟道区108。
[0032]在本发明人的这个最近的发现之前，人们普遍认为，磨损机制仅会降低器件电流(1n)。例如，题目为 “Offset Trim Using Hot-electron Induced VT-shifts” 的US6388494教导了用于弥补器件退化的偏压调整方法。因为我们最近观察到器件电流(1n)能够被调整至更高的或更低的值，现在能够认为，FET(场效应晶体管)器件的性能和功能能够在场中进行微调以保持最佳的电路性能。由于固有的器件参数(例如，1n和Vth)的巨大的差别，这在纳米级的半导体器件中是很关键的。任何匹配的FET器件或电路可能潜在地受益于这种电流调整概念。另外，本发明同样能够应用于电路可靠性或长期稳定性，由于退化的FET器件参数现在能够通过内置电路和修复指令在场中恢复(B卩，修复)。因此，与FET器件关联的产品电路的最佳性能和功能能够得以保持以延长产品寿命(S卩，稳健的可靠性)。
[0033]如上所述，器件电流漂移对任何产品电路的长期稳定性都有害，与漂移方向无关。例如，在典型的模拟电路中，FET器件总是偏压在一个预设点(例如，Vgs = Vds)，其指示该器件的长期电流漂移并且会最终导致电路失效。如本发明人最近观察到的，器件电流能够通过具体的加速偏压条件而漂移得更高或更低。在Vdd被定义为电源电压的情况下，作为示例，器件驱动电流能够通过下列的条件来调整。注意，准确的偏压条件能够由半导体制造商针对产品的实施而预先确定。
[0034]在常规操作中，供应电势(Vds)的漏极被建立于漏极区104与源极区102之间。电势然后经由字线116供应给栅极106。一旦施加于栅极106的电势超过了 FET的特征电压阈值(Vth)，沟道108就形成于基板101内。
[0035]例如，沟道热载流子(CHC)是FET器件中主要的可靠性退化机制之一。传统上，在器件操作条件下，具有过量能量的电荷载流子(即，NFET器件的电子以及PFET器件的空穴)可以被注入沟道区内的硅/氧化物界面之内，导致载流子迁移率降低并且因而在器件开启时降低驱动电流(或1n)。该1n退化还会转化成器件阈值电压(或Vth)的增加，从而更加难以开启退化的器件。
[0036]随着器件结构及制造过程的复杂性在最近的技术中(例如，在32nm及以上的节点内)显著增加，某些器件磨损机制还开始显示出传统知识所无法预见的行为。一个实例是与PFET器件关联的CHC机制，本发明人最近通过实验观察到:在该CHC机制中，1n和Vth的值能够因加速的电压施加而减小或增大，取决于具体的施加的偏压，如图1所示。
[0037]图3示出了修复或调整PFET的装置的一个实施例。PFET300包括栅极(G) 302、源极(S) 304、漏极(D) 306和主体308。在正常的操作期间，开关312、316和318保持为断开的，而开关314保持为闭合的。上拉块(pull up block) 322与开关314连接，该开关314在闭合时将上拉块322连接至电压源极Vdd336。上拉块322的另一端与源极304连接。上拉块322是一端连接至电源电压Vdd336而另一端连接至PFET300的源极304的电阻元件，包括，例如，单个器件或功能电路。下拉块(pull down block) 324被连接于漏极306与地333之间。下拉块324是一端连接至地333而另一端连接至PFET300的漏极306的电阻元件，包括，例如，单个器件或功能电路。电压调节模块341被安置于Vdd336与开关316之间。开关312被连接于Vdd336与PFET300的源极304之间。开关318被连接于漏极306与地333之间。
[0038]在正常的操作期间，开关316、312和318是断开的，而开关314是闭合的。在正常的操作期间，电流随着空穴聚积于PFET300的栅极氧化物内而降低，从而导致退化。在修复模式中，开关314是断开的，而开关316、312和318是闭合的。在正常的操作期间，在漏极与源极之间的电压Vds等于Vdd。从栅极到源极的电压Vgs在O与Vdd336之间。在修复模式期间，在漏极与源极之间的电压Vds等于Vdd，因为源极304经由开关312连接至Vdd336，而漏极306经由开关318连接至地333。从栅极到源极的电压Vgs由电压调节模块341偏置于O与PFET300的电压阈值(或Vth，例如等于大约-300毫伏)之间。在修复模式期间，电流增加并修复退化的器件。
[0039]图4是用于修复PFET的方法的流程图。该流程图示出了可以如何操作图3的装置以调用对PFET300的修复。步骤405可以是识别需要修复的PFET。步骤410可以是断开图3的开关314以停止PFET的正常操作。步骤415是闭合开关312，步骤420是闭合开关316，而且步骤425是闭合图3的开关318。在PFET被修复或被调整时，这些开关闭合达预定时间。该预定时间可以基于可利用的电压、材料以及所期望的性能来确定。
[0040]图5示出了修复或调整NFET的装置的实施例。NFET500包括栅极502、源极504和漏极506。在正常的操作期间，开关512、516和518保持为断开的，而开关514保持为闭合的。上拉块522连接至开关514，该开关514在闭合时将上拉块522连接至电压源Vdd536。上拉块522的另一端连接至漏极506。注意，上拉块522是一端连接至电源电压Vdd536而另一端连接至NFET500的漏极506的电阻元件，包括，例如，单个器件或功能电路。下拉块524被连接于源极504与地533之间。注意，下拉块524是一端连接至地533而另一端连接至NFET500的源极504的电阻元件，包括，例如，单个器件或功能电路。电压调节器541被安置于Vdd536与开关516之间。开关512被连接于Vdd536与NFET500的漏极506之间。开关518被连接于源极504与地533之间。
[0041]在正常的操作期间，开关516、512和518是断开的，而开关514是闭合的。在正常的操作期间，电流随着电子聚积于NFET500的栅极氧化物内而降低，从而导致退化。在修复模式中，开关514是断开的，而开关516、512和518是闭合的。在正常的操作期间，在漏极与源极之间的电压Vds等于Vdd。从栅极到源极的电压Vgs在O与Vdd536之间。在修复模式期间，在漏极与源极之间的电压Vds等于Vdd，因为漏极506经由开关512连接至Vdd536，并且源极504经由开关518连接至地533。从栅极到源极的电压Vgs由电压调节模块541偏置于O与NFET500的电压阈值(或Vth，例如等于大约300毫伏)之间。在修复模式期间，电流增加并修复退化的器件。请注意，NEFT(图5)和PFET(图3)的源极和漏极标注处于相对的位置。
[0042]图6是用于修复NFET的方法的流程图。该流程图示出了可以如何操作图5的装置以调用对NFET500的修复。步骤605可以是识别需要修复的NFET。步骤610可以是断开图5的开关514以停止NFET的正常操作。步骤615是闭合开关512，步骤620是闭合开关516，而步骤625是闭合图5的开关518。在NFET被修复或被调整时，这些开关闭合达预定时间。该预定时间可以基于可利用的电压、材料以及所期望的性能来确定。
[0043]图7示出了修复或调整多个PFET的装置的一个实施例。图7示出了三个PFET，但是从该图示中应当清楚，该电路可以添加额外的PFET。PFET701、703、705包括栅极702、742和762，源极704、744、764，以及漏极706、746、766。为了如同图3所做的那样来控制开关，逻辑控制器790已经被并入用于控制开关。在正常的操作期间，开关712、772、782、716、736、756、718、738 和 758 保持为断开的，而开关 714、728、774、778、784 和 788 保持为闭合的。上拉块722连接至开关714，该开关714在闭合时将上拉块722连接至电压源极Vdd736。上拉块722的另一端连接至源极704。上拉块722是一端连接至电源电压Vdd736，而另一端连接至PFET701的源极704的电阻元件，包括，例如，单个器件或功能电路。下拉块724被连接于漏极706与地733之间。下拉块724是一端连接至地(GND) 733，而另一端连接至PFET701的漏极706的电阻元件，包括，例如，单个器件或功能电路。电压调节模块741被安置于Vdd736与开关716之间。开关712被连接于Vdd736与PFET701的源极704之间。开关718被连接于漏极706与地733之间。
[0044]在正常的操作期间，开关716、712和718是断开的，而开关714是闭合的。在正常的操作期间，电流随着空穴聚积于PFET701的栅极氧化物内而降低，从而导致退化。在修复模式中，开关714和728是断开的，而开关716、712和718是闭合的。在正常的操作期间，在漏极与源极之间的电压Vds等于Vdd。从栅极到源极的电压Vgs在O与Vdd736之间。在修复模式期间，在漏极与源极之间的电压Vds等于Vdd，因为源极704经由开关712连接至Vdd736，而漏极706经由开关718连接至地733。从栅极到源极的电压Vgs由电压调节模块741偏置于O与PFET701的阈值电压(或Vth，例如等于大约-300毫伏)之间。在修复模式期间，电流增加并修复退化的器件。
[0045]晶体管703和705的修复或调整可以按照与晶体管701的调整相同的方式来操作。逻辑电路790可以按照以下类似的方式来断开或闭合开关:个体晶体管被调整或被修复，或者整个系列的晶体管同时被调整或被修复。
[0046]图8是用于修复多个PFET的方法的流程图。该流程图示出了图7的装置可以如何操作以调用对PFET701、703和705的修复。步骤805可以是识别需要修复的PFET。步骤810可以是断开图7的开关714、774和784以停止PFET的正常操作。步骤815是闭合图7的开关712、772和782。步骤820是闭合图7的开关716、736和756，而步骤825是闭合图7的开关718、738和758。在PFET被修复或被调整时，这些开关闭合达预定时间。该预定时间可以基于可利用的电压、材料以及所期望的性能来确定。步骤830是断开先前所闭合的开关，而步骤835是闭合先前所断开的开关。
[0047]图9示出了修复多个NFET的装置的一个实施例。NFET包括栅极902、942、962，源极904,944和964，以及漏极906,946和966。在正常的操作期间，开关912、972、982、916、936、956、918、938和958保持为断开的，而开关914、974、984、928、978和988保持为闭合的。上拉块922、932和952分别连接至开关914、974和984，这些开关914、974和984在闭合时将上拉块922、932和952连接至电压源极Vdd936。上拉块922、932和952的另一端分别连接至漏极906、946和966。注意，上拉块922、932和952是电阻元件，包括，例如，单个器件或功能电路。下拉块924、934和954被分别连接于源极904、944和964与地933之间。注意，下拉块924、934和954是电阻元件，包括，例如，单个器件或功能电路。电压调节器941被安置于Vdd936与开关916、936和956之间。开关912、972和982被连接于Vdd936与漏极906、946和966之间。开关918、938和958被分别连接于源极904、944、964与地933之间。为了如同图5所做的那样来控制开关，逻辑控制器990已经被并入用于控制开关。
[0048]在正常的操作期间，开关912、972、982、916、936、956、918、938和958是断开的，而开关914、974、984、928、978和988是闭合的。在正常的操作期间，电流随着电子聚积于NFET的栅极氧化物内而降低，从而导致退化。在修复模式中，开关914、974、984、928、978和988是断开的，而开关912、972、982、916、936、956、918、938和958是闭合的。在正常的操作期间，在漏极与源极之间的电压Vds等于Vdd。从栅极到源极的电压Vgs在O与Vdd936之间。在修复模式期间，在漏极与源极之间的电压Vds等于Vdd，因为漏极906、946和966分别经由开关912、972、982连接至Vdd936，而源极904、944和964分别经由开关918、938和958连接至地933。从栅极到源极的电压Vgs由电压调节模块941偏置于O与NFET的器件阈值电压(或Vth，等于例如大约300毫伏)之间。在修复模式期间，电流增加并修复退化的器件。请注意，NEFT(图9)和PFET(图3)的源极和漏极标注处于相对的位置。[0049]图10是用于修复多个NFET的方法的流程图。该流程图示出了图9的装置可以如何操作以调用对NFET901、903和905的修复。步骤1005可以是识别需要修复的NFET。步骤1010可以是断开图9的开关914、974和984以停止NFET的正常操作。步骤1015是闭合图9的开关912、972和982。步骤1020是闭合图9的开关916、936和956，而步骤1025是闭合图9的开关918、938和958。在NFET被修复或被调整时，这些开关闭合达预定时间。该预定时间可以基于可利用的电压、材料以及所期望的性能来确定。步骤1030是断开先前闭合的开关，而步骤1035是闭合先前断开的开关。
[0050]本文所使用的术语只是为了描述特定的实施例的目的，而并非旨在对本发明进行限定。如同本文所使用的，单数形式“一(a)”、“一个(an)”及“该(the) ”意指同样包括复数形式，除非上下文另有明确说明。还应当理解，术语“包括”和/或“包含”在用于本说明书中时指定规定的特征、整数、步骤、操作、元件和/或构件的存在，但不排除一个或多个别的特征、整数、步骤、操作、元件、构件和/或它们的组合的存在或增加。
[0051]所有装置或步骤加上功能元件的在下面的权利要求中对应的结构、材料、动作和等同物意指包括用于结合所具体要求的其他要求权利的元件来执行功能的任何结构、材料或动作。本发明的描述是为了说明和描述目的而给出的，而并非意指按照所公开的形式是穷尽的或限定的。许多修改和变更在不脱离本发明的范围和精神的情况下对于本领域技术人员将是显而易见的。实施例被选择并被描述，以便最佳地解释本发明的原理以及实际应用，并且使本领域技术人员能够理解具有适合于可考虑到的具体用法的各种修改的各种实施例的本发明。
【权利要求】
1.一种用于修复晶体管的方法，包括: 给PFET(300)的源极(304)施加第一电压达第一预定时间； 给所述PFET(300)的栅极(302)施加第二电压达所述第一预定时间；以及给所述PFET的漏极(306)施加第三电压达所述第一预定时间，其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
2.根据权利要求1所述的方法，其中所述第一电压是电源电压(336)，而所述第三电压是地(333)。
3.根据权利要求1所述的方法，其中所述第一电压大于电源电压。
4.根据权利要求3所述的方法，其中所述第二电压小于所述电源电压。
5.一种用于修复晶体管的方法，包括: 给NFET(500)的漏极(506)施加第一电压达所述第一预定时间； 给所述NFET(500)的栅极(502)施加第二电压达所述第一预定时间；以及给所述NFET(500)的源极(504)施加第三电压达所述第一预定时间，其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
6.根据权利要求5所述的方法，其中所述第一电压是电源电压(336)，而所述第三电压是地(533)。
7.根据权利要求5所述的方法，其中所述第一电压大于电源电压。
8.根据权利要求7所述的方法，其中所述第二电压小于所述电源电压。
9.一种用于修复PFET(300)的装置，包括: 适合于将第一电压连接至PFET (300)的源极(304)的第一开关(314)； 适合于将第二电压连接至所述PFET (300)的栅极(302)的第二开关(316);以及适合于将第三电压(333)连接至所述PFET(300)的漏极(306)的第三开关(318)，其中所述第一开关(314)、第二开关(316)及第三开关(318)闭合达预定时间，并且其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
10.根据权利要求9所述的装置，其中所述第一电压是电源电压(336)，而所述第三电压是地(333)。
11.根据权利要求9所述的装置，其中所述第一电压大于电源电压。
12.根据权利要求11所述的装置，其中所述第二电压小于所述电源电压。
13.一种用于修复NFET(500)的装置，包括: 适合于将第一电压连接至所述NFET (500)的漏极(506)的第一开关(512)； 适合于将第二电压连接至所述NFET (500)的栅极(502)的第二开关(516);以及适合于将第三电压连接至所述NFET(500)的源极(504)的第三开关(518)，其中所述第一开关(512)、第二开关(516)和第三开关(518)闭合达预定时间，并且其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
14.根据权利要求13所述的装置，其中所述第一电压是电源电压(536)，而所述第三电压是地(533)。
15.根据权利要求13所述的装置，其中所述第一电压大于电源电压(536)。
16.根据权利要求15所述的装置，其中所述第二电压小于所述电源电压(536)。
17.一种用于修复多个晶体管(701、703、705)的方法，包括:给多个PFET晶体管(701、703、705)的源极(704、744、764)施加第一电压达第一预定时间； 给所述多个PFET晶体管(701、703、705)的栅极(702、742、762)施加第二电压达所述第一预定时间；以及 给所述多个PFET晶体管(701、703、705)的漏极(706、746、766)施加第三电压达所述第一预定时间，其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
18.一种用于修复多个PFET晶体管(701、703、705)的装置，包括: 适合于将第一电压连接至多个PFET晶体管(701、703、705)的源极(704、744、764)的第一开关； 适合于将第二电压连接至所述多个PFET晶体管(701、703、705)的栅极(702、742、762)的第二开关；以及 适合于将第三电压连接至所述多个PFET晶体管(701、703、705)的漏极(706、746、766)的第三开关，其中所述第一、第二及第三开关闭合达预定时间，并且其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
19.一种用于修复多个晶体管(901、903、905)的方法，包括: 给多个NFET晶体管(901、903、905)的漏极(906、946、966)施加第一电压达第一预定时间； 给所述多个NFET晶体管(901、903、905)的栅极(902、942、962)施加第二电压达所述 第一预定时间；并且 给所述多个NFET晶体管(901、903、905)的源极(904、944、964)施加第三电压达所述第一预定时间，其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
20.一种用于修复多个NFET晶体管(901、903、905)的装置，包括: 适合于将第一电压连接至所述多个NFET晶体管(901、903、905)的漏极(906、946、966)的第一开关； 将第二电压连接至所述多个NFET晶体管(901、903、905)的栅极(902、942、962)的第二开关；以及 将第三电压连接至所述多个NFET晶体管(901、903、905)的源极(904、944、964)的第三开关，其中所述第一开关、第二开关及第三开关闭合达预定时间，并且其中所述第一电压大于所述第二电压，而所述第二电压大于所述第三电压。
【文档编号】H03K17/30GK103891144SQ201280052476
【公开日】2014年6月25日 申请日期:2012年10月24日 优先权日:2011年10月25日
【发明者】杨志坚, 王平川, 冯凯棣, 爱德华·J·小浩斯泰特 申请人:国际商业机器公司