专利名称：包括基准电流源晶体管的数字模拟转换器电路及操作方法
技术领域：
本发明一般涉及电路领域，具体地说，涉及数字模拟转换器(DAC)电路和方法。
背景技术：
在电流相加(current addition)型数字模拟转换器(DAC)中，数字信号中的每个比特提供给控制DAC单独支路中的电流的开关。当提供给开关之一的比特是“导通”时，该开关闭合，由此使得电流在相应支路中流动。DAC可以通过响应提供给DAC的数字信号中的所有比特而相加在每个支路中流动的所有电流来操作(提供模拟输出信号)。在韩国公开专利公布No.2000-0072961中例如讨论了一种10比特电流相加型DAC。
图1是表示具有电流补偿电路的传统10比特电流相加型DAC的示意图。参考图1，10比特电流相加型DAC包括多个PMOS晶体管MP1、MP2...MP36。PMOS晶体管MP1、MP2...MP36以电流镜像(current-mirror)结构与电流源PMOS晶体管MPREF耦合，以提供相应的输出电流I、2I...32I，其中2I是电流I的两倍，32I是电流I的32倍等等。多个开关SW1、SW2...SW36连接在PMOS晶体管MP1、MP2...MP36的漏极和输出端OUT之间。这些开关响应数字输入信号D1、D2...D36来操作。10比特输入信号的较低5比特施加到开关SW1、SW2...SW5上，而10比特输入信号的较高5比特被解码，以提供31个独立信号。这31个独立信号分别施加到开关SW6、SW7...SW36上。
电流相加型DAC还包括电流补偿电路10。当流过PMOS晶体管MP1、MP2...MP36的电流具有异常幅度时，电流补偿电路10可以调整流过PMOS晶体管MP1、MP2...MP36的电流。由PMOS晶体管MP1、MP2...MP36输出的电流耦合到被导通的开关，并且相加在一起并施加到输出电阻RO上以形成输出电阻器RO两端的电压。具体地说，输出端OUT的电压等于耦合到输出电阻器RO的一个端子的基准电压VREF和输出电阻器RO上的电压之和。DAC在输出端OUT输出对应于数字输入信号D1、D2...D36的模拟信号。
流过PMOS晶体管MP1、MP2...MP36的电流(即I、...、32I)的比率由PMOS晶体管MP1、MP2...MP36的各自大小确定，从而晶体管越大，在该晶体管导通时可流过的电流也越大。例如，晶体管MP36可能是MP1的32倍，从而由MP36产生的电流(32I)是由MP1产生的电流的32倍。因此，当采用集成电路实现电流相加型数字模拟转换器时，芯片大小可能增大。
再次参考图1，如果耦合到最低位D1的PMOS晶体管MP1的晶体管大小假设为1，则PMOS晶体管MP2、MP3、MP4和MP5的晶体管大小分别是2、4、8、16，并且PMOS晶体管MP6、...、和MP36的晶体管大小是32。每个PMOS晶体管MP1、MP2、MP3、MP4和MP5(对应于数字信号的较低5比特)的大小根据表达式2k相对于低一阶(order)晶体管增长。具体地说，MP2是MP1的两倍，MP3是MP2的两倍，MP4是MP3的两倍，并且MP5是MP4的两倍，从而MP5是MP1的16倍。此外，PMOS晶体管MP6、MP7、...和MP36均是MP5的两倍(从而是MP1的32倍)。
此外，可能难以增加图1的传统DAC的精度(或准确度)，因为DAC的大小可能随着数字输入中的比特数增加而显著增加。N比特DAC所需的总面积可以用DAC所需的总晶体管数来表示，其中每个晶体管占用一个单位面积(即1单位面积)。例如，10比特DAC所需的面积可以表示为(1+2+4+8+16)+(32×31)＝1023单位面积，其中每个面积分别代表PMOS晶体管MP1、MP2...MP36占用的大小。将该表达式扩展到更高分辨率的12比特DAC，则PMOS晶体管占用的总面积可以表示为(1+2+4+8+16+32)+(64×63)，或4095单位面积。因此，当图1所示的结构增加到提供12比特DAC时，该DAC的芯片大小可能增至4倍。
在图1的传统DAC中，晶体管MP1、MP2...MP36以电流镜像结构连接到基准晶体管MPREF。因此，对应于数字输入信号较高比特的PMOS晶体管MP6...MP36的晶体管大小应当设计为两倍大于对应于最高位D5的PMOS晶体管MP5的晶体管大小。对应于数字输入信号较高比特的PMOS晶体管MP6...MP36是31个，这使得当PMOS晶体管MP6...MP36的晶体管大小设计为32倍大于对应于最低位D1的PMOS晶体管MP1的晶体管大小时，数字模拟转换器的总芯片大小增加。
例如，在日本公开专利公布No.1997-191252中讨论了另一种电流相加型DAC。上述日本专利公布文件中的电流相加型DAC包括两个电流供应器(provider)，和一个与第一电流供应器连接的、作为电流源的晶体管，其大小与一个连接第二电流供应器、作为电流源的晶体管的晶体管大小不同。由此，数字模拟转换器的芯片大小可以减小。具体地说，在上述日本专利公布文件的电流相加型数字模拟转换器中，电流供应器包括一个MOS晶体管和一个连接到该MOS晶体管源极的电阻器，数字输入信号输入其中的开关与该MOS晶体管的栅极连接。此外，从该电流供应器提供的电流的比率由与该电流供应器的MOS晶体管连接的电阻器的电阻率确定。
发明内容
根据本发明的实施例可以提供包括独立大小的基准电流源晶体管的数字模拟转换器电路。按照这些实施例，独立大小的第一和第二电流源晶体管可以以电流镜像结构分别耦合到多个第一和第二电流供应器晶体管。第一和第二电流供应器晶体管的大小分别与第一和第二电流源晶体管的大小成正比。
在根据本发明的一些实施例中，第一电流供应器电路配置为响应N比特数据字的多个第一比特而提供多个根据第一基准电流被不同加权的第一电流信号；并且第二电流供应器电路配置为响应该N比特数据字的多个第二比特而提供多个根据不同于第一基准电流的第二基准电流被相等加权的第二电流信号。
在根据本发明的一些实施例中，第一电流供应器电路包括多个根据第一基准电流而具有不同大小的晶体管。在根据本发明的一些实施例中，该多个晶体管的不同大小还基于每个相应晶体管所耦合的N比特数据字的数据比特的相应阶数(order)。
在根据本发明的一些实施例中，第一电流信号具有关联的、根据多个晶体管的不同大小确定的相应幅度。在根据本发明的一些实施例中，该多个晶体管的各自源极/漏极耦合到多个第一比特。在根据本发明的一些实施例中，该多个晶体管包括多个第一晶体管，其中第二电流供应器电路包括多个根据第二基准电流而具有大约相等大小的第二晶体管。
在根据本发明的一些实施例中，第一电流源晶体管耦合到配置为提供第一基准电流的多个第一晶体管，其中第一电流源晶体管的大小约等于多个第一晶体管的最低阶晶体管的大小。第二电流源晶体管耦合到配置为提供第二基准电流的多个第二晶体管，其中第二电流源晶体管的大小约等于多个第二晶体管的所有晶体管的大小。在根据本发明的一些实施例中，第一和第二电流源晶体管的大小相互独立。
在根据本发明的一些实施例中，多个第一和第二晶体管的源极/漏极没有耦合到单独的电阻器元件。在根据本发明的一些实施例中，多个第一和第二晶体管的源极/漏极各自耦合到配置为将N比特数据字的各比特以开关方式连接到多个第一和第二晶体管之一的相应开关。
在根据本发明的一些实施例中，多个第一比特包括N比特数据字的较低阶比特，而多个第二比特包括其阶数高于该多个第一比特的N比特数据字的高阶比特，其中第二基准电流约为第一基准电流的2m倍，m等于高阶比特中的最低阶数。
在根据本发明的一些实施例中，第一电流供应器电路包括多个相互具有不同大小的第一晶体管，并且第二电流供应器电路包括多个相互具有相等大小的第二晶体管。在根据本发明的一些实施例中，第一和第二电流源晶体管分别耦合到第一和第二电流供应器电路。电流校正电路耦合到第一和第二电流供应器电路，并且耦合到第一和第二电流源晶体管的至少之一，并配置为根据由第一和第二电流供应器电路提供的电压电平之差来改变第一和第二基准电流的至少之一。
在根据本发明的一些实施例中，电流校正电路耦合到第一和第二电流源晶体管，并配置为根据该差值改变第一和第二基准电流。在根据本发明的一些实施例中，电流校正电路包括模拟数字转换器电路，将第一和第二电流供应器电路提供的电压电平转换为代表对第一或第二基准电流的校正的解码数字信号。
在根据本发明的一些实施例中，多个电流校正晶体管耦合到模拟数字转换器电路以及第一和第二电流源晶体管的至少之一，并响应该解码数字信号以改变第一和第二基准电流。
在根据本发明的一些实施例中，一种N比特数字模拟转换器(DAC)包括电流校正电路，配置为根据由第一和第二电流供应器电路提供的电压电平之差来改变第一和第二基准电流的至少之一，该第一和第二基准电流与包括在关联的第一和第二电流供应器电路中的晶体管的相应大小成正比。
在根据本发明的一些实施例中，第一和第二电流源晶体管分别耦合到第一和第二电流供应器电路。电流校正电路耦合到第一和第二电流源晶体管，并配置为根据该差值改变第一和第二基准电流。
在根据本发明的一些实施例中，电流校正电路包括模拟数字转换器电路，将第一和第二电流供应器电路提供的电压电平转换为代表对第一或第二基准电流的校正的解码数字信号。
在根据本发明的一些实施例中，多个电流校正晶体管耦合到模拟数字转换器电路，以及第一和第二电流源晶体管的至少之一，并响应该解码数字信号以改变第一和第二基准电流。
在根据本发明的一些方法实施例中，一种N比特数字模拟转换器(DAC)可以通过以下方式来操作响应N比特数据字的多个第一比特而提供多个根据第一基准电流被不同加权的第一电流信号；以及通过响应该N比特数据字的多个第二比特而提供多个根据不同于第一基准电流的第二基准电流被相等加权的第二电流信号。
在根据本发明的一些方法实施例中，多个第一电流信号由多个根据第一基准电流而具有不同大小的晶体管提供。在根据本发明的一些方法实施例中，该多个晶体管的不同大小还基于每个相应晶体管所耦合的N比特数据字的数据比特的相应阶数。在根据本发明的一些方法实施例中，第一电流信号具有关联的、根据多个晶体管的不同大小确定的相应幅度。在根据本发明的一些方法实施例中，该多个晶体管的各自源极/漏极耦合到多个第一比特。
图1是表示具有电流补偿电路的传统10比特电流相加型数字模拟转换器的示意图。
图2是表示根据本发明一些实施例的10比特电流相加型数字模拟转换器的电路图。
图3是表示图2的开关控制信号发生器的框图。
图4-10是表示根据本发明一些实施例的10比特电流相加型数字模拟转换器的电路图。
图11是表示包括在根据本发明一些实施例的数字模拟转换器中的第一和第二电流供应器电路的晶体管大小组合例子的表。
图12是表示根据本发明一些实施例的10比特电流相加型数字模拟转换器的输出信号的图。
具体实施例方式
下面将参照其中示出本发明实施例的附图更全面地描述本发明。但是，本发明可以按照很多不同形式实现，不应局限为这里所提出的实施例。提供这些实施例是为了使本文彻底和完整，并向本领域技术人员全面传达本发明的范围。在附图中，为清楚起见，层和区域的大小和相对大小可能被放大。相同的标记始终表示相同的元件。
应当理解，当诸如层、区域或衬底(substrate)的元件表示为在另一元件“上”时，该元件可以直接在另一元件上，或者也可以存在居间的元件。此外，诸如“较低”或“较高”的相对术语可以用于如图所示描述相对于衬底或基层，一层或区域与另一层或区域的关系。应当理解，这些术语旨在除了附图中所示出的定向(orientation)之外还包括该装置的所有定向。最后，术语“直接地”表示没有居间元件。这里所采用的术语“和/或”包括相关列出项目中的一项或多项的任何和所有组合。
应当理解，尽管术语第一、第二等可以在这里用于描述各种元件、组件、区域、层和/或部件，但这些元件、组件、区域、层和/或部件不应受限于这些术语。这些术语只用于将一个元件、组件、区域、层和/或部件与另一个区域、层或部件区分开来。因此，下面讨论的第一区域、层或部件可以称为第二区域、层或部件，类似地，第二区域、层或部件可以称为第一区域、层或部件，而不脱离本发明的宗旨。
参考图2，电流相加型数字模拟转换器(DAC)包括电流源210、第一电流供应器220、第二电流供应器230、开关部件240和开关控制信号发生器250。输出电阻器RO连接到输出端OUT和基准电压VREF之间。基准电压VREF表示为当代表数值“0”的数字输入信号输入DAC时该DAC的输出电压。开关控制信号发生器250通过DIN1、DIN2、...、DIN10接收包括各个比特的10比特数字输入信号，以产生(5+(25-1))个开关控制信号D1、D2、...、D36。
电流源210包括基准电流源212、第一NMOS晶体管MNREF、第二NMOS晶体管MNO1、第三NMOS晶体管MNO2、第一PMOS晶体管MPO1和第二PMOS晶体管MPO2。基准电流源212的第一端耦合到电源电压VDD，并产生基准电流信号IREF。第一PMOS晶体管MPO1配置为二极管结构，并产生第一电流信号I。第二PMOS晶体管MPO2配置为二极管结构，并产生第二电流信号32I。第一NMOS晶体管MNREF的漏极和栅极共同连接到基准电流源212的第二端。第二NMOS晶体管MNO1的栅极连接到第一NMOS晶体管MNREF的栅极，第二NMOS晶体管MNO1的源极接地(如基准电压)，第二NMOS晶体管MNO1的漏极连接到第一PMOS晶体管MPO1的漏极。第三NMOS晶体管MNO2的栅极连接到第一NMOS晶体管MNREF的栅极，第三NMOS晶体管MNO2的源极接地，第三NMOS晶体管MNO2的漏极连接到第二PMOS晶体管MPO2的漏极。
第一电流供应器220包括以电流镜像结构耦合的PMOS晶体管MP1、...、MP5。PMOS晶体管MP1、...、MP5共同连接到电流源210的第一PMOS晶体管MPO1。第一电流供应器220通过耦合到开关部件240中的各自开关的PMOS晶体管MP1、...、MP5，产生具有不同幅度(I、2I、4I、8I和16I)的不同电流信号。
第二电流供应器230包括以电流镜像结构耦合的PMOS晶体管MP6、...、MP36。PMOS晶体管MP6、...、MP36共同连接到电流源210的第二PMOS晶体管MPO2。第二电流供应器230产生具有相同幅度(32I)的电流信号。开关部件240连接到第一和第二电流供应器220和230的输出端与DAC的输出端OUT之间。开关部件240包括多个开关SW1、...、SW36。开关SW1、...、SW36响应开关部件240提供的开关控制信号执行开关操作。
根据图2的DAC，第一电流供应器220具有5个PMOS晶体管MP1、...、MP5，并且第二电流供应器230具有31个PMOS晶体管MP6、...、MP36，从而将10比特输入信号转换为模拟信号。
图3是表示图2的开关控制信号发生器的框图。参考图3，开关控制信号发生器250包括解码器251和锁存器电路253。在操作中，解码器251对数字输入信号DIN1、...、DIN10中的较高比特DIN6、...、DIN10解码，以产生(25-1)个数字信号DE01、...、DE031。锁存器电路253锁存数字输入信号DIN1、...、DIN10中的较低比特DIN1、...、DIN5以及解码出的(25-1)个数字信号。由此，锁存电路253向开关部件240输出(5+(25-1))个开关控制信号D1、D2、...、D36。
第一、第二和第三NMOS晶体管MNREF、MNO1和MNO2以电流镜像结构连接。例如，第二NMOS晶体管MNO1的晶体管大小与第一NMOS晶体管MNREF相同。例如，第三NMOS晶体管MNO2的晶体管大小是第二NMOS晶体管MNO1的32倍。
当第一、第二和第三NMOS晶体管MNREF、NMO1和NMO2的阈值电压相同时，从第二NMOS晶体管MNO1的漏极输出的电流I与从第一NMOS晶体管MNREF的漏极输出的电流IREF可以具有相同的幅度。此外，从第三NMOS晶体管MNO2的漏极输出的电流可以具有从第二NMOS晶体管MNO1的漏极输出的电流I的32倍的幅度。
由于第一PMOS晶体管MPO1配置为二极管结构，且第一PMOS晶体管MPO1的漏极连接到第二NMOS晶体管MNO1的漏极，因此从第一PMOS晶体管MPO1的漏极输出的电流可以与从第二NMOS晶体管MNO1的漏极输出的电流I基本上相同。
由于第二PMOS晶体管MPO2配置为二极管结构，且第二PMOS晶体管MPO2的漏极连接到第三NMOS晶体管MNO2的漏极，因此从第二PMOS晶体管MPO2的漏极输出的电流可以与从第三NMOS晶体管MNO2的漏极输出的电流32I基本上相同。
第一电流供应器220的PMOS晶体管MP1、...、MP5以电流镜像结构连接。PMOS晶体管MP1、...、MP5的栅极连接到电流源210的第一PMOS晶体管MPO1的栅极。在根据本发明的一些实施例中，PMOS晶体管MP1具有与第一PMOS晶体管MPO1相同的晶体管大小，PMOS晶体管MP2具有两倍于PMOS晶体管MP1的大小，PMOS晶体管MP3具有两倍于PMOS晶体管MP2的大小，PMOS晶体管MP4具有两倍于PMOS晶体管MP3的大小，并且PMOS晶体管MP5具有两倍于PMOS晶体管MP4的大小。因此，PMOS晶体管MP1、...、MP5产生的电流分别具有I、2I、4I、8I和16I的相互关系。即，PMOS晶体管MP1、...、MP5的输出电流根据关系2k来产生，其中k代表各PMOS晶体管MP1、...、MP5所连接的比特的阶数(order)。例如，MP2产生的输出电流可以等于电流IREF的21倍，因为MP2通过开关控制信号发生器250连接到10比特输入中的第1阶比特。
第二电流供应器230的PMOS晶体管MP6、...、MP36以电流镜像结构连接。PMOS晶体管MP6、...、MP36的栅极连接到电流源210的第二PMOS晶体管MPO2的栅极。在根据本发明的一些实施例中，PMOS晶体管MP6、...、MP36具有彼此相同的大小。因此，PMOS晶体管MP6、...、MP36输出的每个电流都具有32I的幅度，因为这是来源于第二PMOS晶体管MPO2的电流。
10比特数字输入信号DIN1、...、DIN10由开关控制信号发生器250转换为(5+(25-1)＝36)个开关控制信号D1、D2、...、D36。36比特开关控制信号D1、D2、...、D36的较低5比特D1、...、D5分别输入到开关部件240的开关SW1、...、SW5。开关控制信号D1是最低有效比特(LSB)，并输入到开关SW1，开关控制信号D2输入到开关SW2，开关控制信号D3输入到开关SW3，开关控制信号D4输入到开关SW4，并且开关控制信号D5输入到开关SW5。
10比特数字输入信号DIN1、...、DIN10的较高5比特DIN6、...、DIN10(由图3的解码器251)进行解码，以提供31比特数据DEO1、...、DEO31，其分别输入到开关SW6、...、SW36。在这31比特开关控制信号D6、...、D36中可以没有优先级。换句话说，31比特开关控制信号D6、...、D36中的每一个都是相同加权的。
当开关控制信号D6、...、D36都是“0”时(例如当数字输入信号DIN1、...、DIN10都是“0”时)，在输出端OUT提供基准电压VREF的值。与此相反，当开关控制信号D1是“1”、而其他开关控制信号D2、D3、...、D36都是“0”时，开关SW1处于导通状态(“导通”)，而其他开关SW2、SW3、...、SW36都处于断开状态。MP1提供的电流信号I施加到输出电阻器RO上，从而在输出端OUT产生约等于VREF+I×RO的电压电平。
当开关控制信号D2是“1”、而其他开关控制信号D1、D3、...、D36都是“0”时，开关SW2导通，而其他开关SW1、SW3、...、SW36都断开。MP2提供的电流信号2I施加到输出电阻器RO上，从而在输出端OUT产生约等于VREF+2×I×RO的电压电平。
当开关控制信号D1和D2是“1”、而其他开关控制信号D3、D4、...、D36都是“0”时，开关SW1和SW2导通，而其他开关SW3、SW4、...、SW36都断开。分别由PMOS晶体管MP1和MP2提供的电流信号I和2I施加到输出电阻器RO上，从而在输出端OUT产生约等于VREF+(1+2)×I×RO的电压电平。
作为DAC的操作的其他例子，当开关控制信号D1、D2、...、D5是“1”、而其他开关控制信号D6、D7、...、D36都是“0”时，开关SW1、SW2、...、SW5导通，而其他开关SW6、SW7、...、SW36都断开。分别由PMOS晶体管MP1、MP2、...、MP5提供的电流信号I、2I、4I、8I、16I施加到输出电阻器RO上，从而在输出端OUT产生约等于VREF+(1+2+4+8+16)×I×RO的电压电平。
第一电流供应器220可以提供不同的电流以产生32个不同电压，例如(0×RO+VREF)到(31I×RO+VREF)。由于输入到开关部件240中的31比特开关控制信号D6、...、D36相互之间没有相对优先级，因此利用第一电流供应器220和开关部件240由DAC输出32个不同电压电平。因此，可以利用第一和第二电流供应器220和230以及开关部件240由DAC输出32×32(＝1024)个不同电压电平。换句话说，图3的DAC将10比特的数字信号转换为可以具有1024个不同电压电平之一的对应模拟信号。
根据图2的电流相加型DAC，第一电流供应器220连接到PMOS晶体管MPO1，并且第二电流供应器230连接到PMOS晶体管MPO2。即使PMOS晶体管MPO2的晶体管大小是PMOS晶体管MPO1的约1/32，连接到NMOS晶体管MNO2的PMOS晶体管MPO2也可以输出从PMOS晶体管MPO1输出的电流I的32倍的电流。
如上所述，在根据本发明的一些实施例中，PMOS晶体管MPO2的大小小于PMOS晶体管MPO1的大小。在根据本发明的一些实施例中，PMOS晶体管MPO2的大小是PMOS晶体管MPO1的大小的约1/32。而且，尽管MPO2相对较小，但PMOS晶体管MPO2所供应的电流可以是PMOS晶体管MPO1所供应的电流的约32倍。
另外，即使连接到PMOS晶体管MPO2的晶体管MP6、...、MP36的每一个均是PMOS晶体管MPO1的大小的1/32，晶体管MP6、...、MP36所输出的电流也可以是从PMOS晶体管MPO1输出的电流I的32倍。例如，PMOS晶体管MPO1的晶体管大小可以是4/2，而PMOS晶体管MPO2的晶体管大小可以是7/3。因此，当采用半导体集成电路实现图2的DAC时，DAC占用的布局区域可以减小。
参考图4，电流补偿电路260接收从第一电流供应器220输出的信号之一(CS1)和从第二电流供应器230输出的信号之一(CS2)，并产生提供给电流源210的误差补偿信号ECIP和ECIN。
电流补偿电路260包括误差放大器262、NMOS晶体管MNC1和NMOS晶体管MNC2。误差放大器22接收从第一电流供应器220输出的信号CS1和从第二电流供应器230输出的信号CS2，并且放大每个信号CS1和CS2以提供第一和第二放大信号VCO1和VCO2。NMOS晶体管MNC2的漏极连接到电流源210中的第二PMOS晶体管MPO2的漏极，并响应第一放大信号VCO1。NMOS晶体管MNC1的漏极连接到电流源210中的第一PMOS晶体管MPO1的漏极，并响应第二放大信号VCO2。
因此，根据图4的DAC，电流补偿电路260可以检测PMOS晶体管MP1的漏极电流CS1和PMOS晶体管MP6的漏极电流CS2，以减小电流误差。例如，当CS1增加且CS2减小时，VCO1增加且VCO2减小。当VCO1增加时，NMOS晶体管MNC2中的电流ECIP增加。当VCO2减小时，NMOS晶体管MNC1中流动的电流ECIN减小。因此，从第一电流供应器220的PMOS晶体管MP1、...、MP5输出的电流减小，而从第二电流供应器230的PMOS晶体管MP6、....、MP36输出的电流增加。
例如，当CS1减小且CS2增加时，VCO1减小且VCO2增加。当VCO1减小时，NMOS晶体管MNC2中的电流ECIP减小。当VCO2增加时，NMOS晶体管MNC1中的电流ECIN增加。因此，从第一电流供应器220的PMOS晶体管MP1、...、MP5输出的电流增加，而从第二电流供应器230的PMOS晶体管MP6、...、MP36输出的电流减小。
当第一和第二电流供应器220和230的输出电流异常增加时，图4的电流补偿电路260减小第一和第二电流供应器220和230的输出电流，而当第一和第二电流供应器220和230的输出电流异常减小时，增加第一和第二电流供应器220和230的输出电流，从而补偿了由第一和第二电流供应器220和230提供的电流中的波动。
在根据本发明的一些实施例中，应当理解当第一和第二电流供应器220和230额定操作时，CS1和CS2所基于的电压电平大约相等。当该电压电平改变(即非额定操作)时，电流补偿电路260调整相应晶体管MNC1和MNC2的操作，以增加或减小由相应晶体管MPO1和MPO2产生的基准电流。由于(产生基准电流的)晶体管MPO1和MPO2以电流镜像结构与第一和第二电流供应器220和230中的各自晶体管连接，因此基准电流的变化导致第一和第二电流供应器220和230产生的电流也变化，这使得CS1和CS2所基于的电压电平朝着额定操作的方向改变。
参考图5，电流补偿电路270接收第一电流供应器220的输出信号之一(CS1)和第二电流供应器230的输出信号之一(CS2)，并产生提供给电流源210的误差补偿信号(EC2)。
电流补偿电路270包括模拟数字转换器(ADC)272和电流调节电路274。模拟数字转换器272从第一电流供应器220接收输出信号(CS1)，从第二电流供应器230接收输出信号(CS2)，并将CS1和CS2信号转换为例如4比特数字信号。ADC 272可以输出除4比特数字信号之外的n比特数字信号。
电流调节电路274包括相互并联的开关晶体管MNC3、...、MNC6。NMOS晶体管MNC3、...、MNC6响应从ADC 272输出的数字信号并产生误差补偿信号EC2。误差补偿信号EC2提供给第一PMOS晶体管MPO1的漏极。
参考图5的DAC，在操作中，电流补偿电路270检测第一电流供应器220的PMOS晶体管MP1中的漏极电流CS1和第二电流供应器230的PMOS晶体管MP6中的漏极电流CS2，以减小其中的电流变化。具体地说，电流补偿电路270比较CS1和CS2，并根据该比较结果产生来自ADC 272的数字信号的值，这确定了在NMOS晶体管MNC3、...、MNC6中导通的晶体管数。当导通的晶体管数增加时，误差补偿信号EC2的幅度增加。相反，当断开的晶体管数增加时，误差补偿信号EC2的幅度减小。
NMOS晶体管MNC3、...、MNC6的漏极共同连接到第一PMOS晶体管MPO1的漏极。因此，电流补偿电路270改变流过以电流镜像结构连接到第一PMOS晶体管MPO1的PMOS晶体管MP1、...、MP5的电流。例如，当CS1比CS2增加得多时(例如CS1增至大于CS2)，电流补偿电路270减小误差补偿信号EC2的幅度，以减小在PMOS晶体管MP1、...、MP5中流动的电流。或者，当CS1比CS2减小得多时(例如CS1减至小于CS2)，电流补偿电路270增加误差补偿信号EC2的幅度，并且增加流过PMOS晶体管MP1、...、MP5的电流。
因此，当第一电流供应器220的输出电流异常增加时，图5的电流补偿电路270可以减小第一电流供应器220的输出电流，而当第一电流供应器220的输出电流异常减小时，可以增加第一电流供应器220的输出电流，从而减小其中的电流波动。
图6是表示根据本发明一些实施例的10比特电流相加型数字模拟转换器的电路图。除了从电流补偿电路270输出的误差补偿信号EC2可以改变在电流源210的第二PMOS晶体管MPO2中流动的电流以影响由第二电流供应器230产生的电流之外，图6的DAC具有与图5的DAC基本上相同的结构。
当第二电流供应器230的输出电流异常增加时，图6的电流补偿电路270可以减小第二电流供应器230的输出电流，而当第二电流供应器230的输出电流异常减小时，可以增加第二电流供应器230的输出电流，从而减小其中的电流波动。
尽管图6所示的实施例通过接收第一和第二电流供应器220和230的相应输出信号之一来执行误差补偿操作，但DAC也可以通过接收第一和第二电流供应器220和230的至少两个相应输出信号来执行误差补偿操作。
在传统的电流误差补偿方法中，如图1所示，检测晶体管MP1、MP2、...、MP36的所有输出电流，以调节DAC输出端OUT的电压电平。因此，电流补偿电路较复杂，并且传统DAC消耗大量功率。
但是，在根据本发明的电流误差补偿电路的一些实施例中，例如，如图4、5和6所示，只检测第一电流供应器220的输出信号之一和第二电流供应器230的输出信号之一，并将它们反馈给电流源210以调节第一和第二电流供应器220和230的输出电流。因此，图4、5和6的电流补偿电路可以减小复杂度并消耗更少的功率。
图7是表示根据本发明一些实施例的10比特电流相加型DAC的电路图。在图7的DAC中，电流供应器接地。该电流相加型DAC包括电流源310、第一电流供应器320、第二电流供应器330、第一开关部件340、第二开关部件350和开关控制信号发生器(未示出)。输出电阻器RO连接到输出端OUT和基准电压VREF之间。基准电压VREF表示为当等于“0”的数字输入信号输入DAC时DAC的输出电压。开关控制信号发生器接收10比特数字输入信号DIN1、DIN2、...、DIN10，以产生(5+(25-1)＝36)个开关控制信号D1、D2、...、D36。
如图7所示，电流源310包括基准电流源312、第一PMOS晶体管MPREF、第二PMOS晶体管MPO1、第三PMOS晶体管MPO2、第一NMOS晶体管MNO1和第二NMOS晶体管MNO2。基准电流源312的第一端接地，并产生基准电流信号IREF。第一NMOS晶体管MNO1具有二极管配置结构，并产生第一电流信号I。第二NMOS晶体管MNO2具有二极管配置结构，并产生第二电流信号32I。第一PMOS晶体管MPREF的漏极和栅极共同连接到基准电流源312的第二端。第二PMOS晶体管MPO1的栅极连接到第一PMOS晶体管MPREF的栅极，第二PMOS晶体管MPO1的源极连接到电压VDD，并且第二PMOS晶体管MPO1的源极连接到第一PMOS晶体管MPREF的源极。第三PMOS晶体管MPO2的栅极连接到第一PMOS晶体管MPREF的栅极，第三PMOS晶体管MPO2的源极连接到电压VDD，第三PMOS晶体管MPO2的漏极连接到第二PMOS晶体管MNO2的漏极。
仍旧参考图7，第一电流供应器320包括以电流镜像结构连接的NMOS晶体管MN1、...、MN5。NMOS晶体管MN1、...、MN5共同连接到电流源310的第一NMOS晶体管MNO1。第一电流供应器320产生具有不同幅度的电流信号，例如I、2I、4I、8I和16I。
第二电流供应器330包括以电流镜像结构连接的NMOS晶体管MN6、...、MN36。NMOS晶体管MN6、...、MN36共同连接到电流源310的第二NMOS晶体管MNO2。第二电流供应器330产生均具有相同幅度的电流信号，例如32I。
第一开关部件340连接到第一电流供应器320的输出端和DAC的输出端OUT之间。第一开关部件340包括多个开关SW1、...、SW5。开关SW1、...、SW5响应开关控制信号D1、...、D5执行开关操作。
第二开关部件350连接到第二电流供应器330的输出端和DAC的输出端OUT之间。第二开关部件350包括多个开关SW6、...、SW36。开关SW6、...、SW36响应开关控制信号D6、...、D36执行开关操作。本领域的技术人员应该理解，图7的DAC可以类似于图2的DAC操作。
图8是表示根据本发明一些实施例的10比特电流相加型DAC的电路图。本领域的技术人员应该理解，图8的DAC在操作和结构上类似于图4的DAC。例如，图4所示的很多PMOS晶体管被图8所示的NMOS晶体管所代替。
图9是表示根据本发明一些实施例的1 0比特电流相加型DAC的电路图。本领域的技术人员应该理解，图9的DAC在操作和结构上类似于图5的DAC。例如，图5所示的很多PMOS晶体管被图9所示的NMOS晶体管所代替。
图10是表示根据本发明一些实施例的10比特电流相加型DAC的电路图。本领域的技术人员应该理解，图10的DAC在操作和结构上类似于图6的DAC。例如，图6所示的很多PMOS晶体管被图10所示的NMOS晶体管所代替。
图11是表示根据本发明的一些实施例中第一电流供应器和第二电流供应器内的晶体管数组合例子的表，其中k是自然数＝m+n，m和n是小于k的自然数。具体地说，在图11所示的根据本发明一些实施例的k比特DAC中，数目“m”可以表示第一电流供应器中的晶体管数，这对应于k比特DAC的较低比特，而数目2n-1可以表示第二电流供应器中的晶体管数，这对应于k比特DAC的较高比特。
还应当理解，上述数字可以表示由第一和第二电流供应器占用的大小。例如，当根据本发明的特定实施例描述为图11中的5/31时，第一电流供应器占用5个晶体管单位面积，而第二电流供应器占用31个晶体管单位面积。此外，在10比特DAC(k＝10)的情况下，对应于较低比特的第一电流供应器包括5个晶体管(m＝5)，而对应于较高比特的第二电流供应器包括31个晶体管(n＝5)。第一电流供应器中的晶体管数(或被第一电流供应器中的晶体管占用的大小)可以按照2r增加(其中“r”是自然数)。第二电流供应器的晶体管可以具有相同的晶体管大小。当对应于最低有效位的晶体管的晶体管大小为1时，该DAC的晶体管的总晶体管大小是(1+2+4+8+16+32×31)，或1023。
或者，当第一电流供应器包括与输入的较低4比特关联的晶体管(m＝4)时，对应于较高比特的第二电流供应器包括63个晶体管(n＝6)。因此，DAC的晶体管占用的总面积可以表达为(1+2+4+8+16+16×63)，或1023。即，即使包括在第一和第二电流供应器的每一个中的晶体管数均被改变，第一和第二电流供应器中的晶体管占用的总面积仍保持不变。
图12表示根据本发明一些实施例的8比特电流相加型DAC的输出端的示例性输出信号的波形，其中8比特数字输入信号的取值范围为“00000000”到“1111 1111”。如图12所示，输出信号具有范围为约0伏特到约1.33伏特的256个电压电平。
尽管这里描述的实施例包括两个电流供应器，但根据本发明一些实施例的DAC可以包括多于两个电流供应器。
通过本文的启迪，在不脱离本发明的精神和范围的情况下，本领域的技术人员可以作出很多变更和修改。因此，必须理解，所述实施例只是为了示例的目的而给出的，并且不应当看作限制由所附权利要求限定的本发明。因此，所附权利要求不仅包括按照字面意义阐述的元件的组合，还包括用于按照实质上相同的方式执行实质上相同的功能以获得实质上相同结果的所有等价元件。因此，权利要求应理解为包括上述内容，在概念上等价的内容，以及包括本发明基本思想的内容。
对相关申请的交叉引用本申请与2003年9月9日提交的韩国专利申请No.2003-63150的优先权相关并要求其优先权，在此将其全文引作参考。
权利要求
1.一种N比特数字模拟转换器(DAC)，包括独立大小的第一和第二电流源晶体管，其以电流镜像结构分别耦合到多个第一和第二电流供应器晶体管，其中所述第一和第二电流供应器晶体管的大小分别与第一和第二电流源晶体管的大小成正比。
2.一种N比特数字模拟转换器(DAC)，包括第一电流供应器电路，配置为响应N比特数据字的多个第一比特而提供多个根据第一基准电流被不同加权的第一电流信号；以及第二电流供应器电路，配置为响应所述N比特数据字的多个第二比特而提供多个根据不同于第一基准电流的第二基准电流被相等加权的第二电流信号。
3.如权利要求2所述的N比特DAC，其中，所述第一电流供应器电路包括多个根据所述第一基准电流而具有不同大小的晶体管。
4.如权利要求3所述的N比特DAC，其中，所述多个晶体管的不同大小还基于每个相应晶体管所耦合的所述N比特数据字的数据比特的相应阶数。
5.如权利要求3所述的N比特DAC，其中，所述第一电流信号具有关联的、根据所述多个晶体管的不同大小确定的相应幅度。
6.如权利要求3所述的N比特DAC，其中，所述多个晶体管的各自源极/漏极耦合到所述多个第一比特。
7.如权利要求3所述的N比特DAC，其中，所述多个晶体管包括多个第一晶体管，其中所述第二电流供应器电路包括多个根据所述第二基准电流而具有大约相等大小的第二晶体管。
8.如权利要求7所述的N比特DAC，还包括第一电流源晶体管，耦合到配置为提供第一基准电流的多个第一晶体管，其中所述第一电流源晶体管的大小约等于所述多个第一晶体管的最低阶晶体管的大小；以及第二电流源晶体管，耦合到配置为提供第二基准电流的多个第二晶体管，其中所述第二电流源晶体管的大小约等于所述多个第二晶体管的所有晶体管的大小。
9.如权利要求8所述的N比特DAC，其中，所述第一和第二电流源晶体管的大小相互独立。
10.如权利要求7所述的N比特DAC，其中，所述多个第一和第二晶体管的源极/漏极没有耦合到单独的电阻器元件。
11.如权利要求7所述的N比特DAC，其中，所述多个第一和第二晶体管的源极/漏极各自耦合到配置为将所述N比特数据字的各比特以开关方式连接到多个第一和第二晶体管之一的相应开关。
12.如权利要求2所述的N比特DAC，其中，所述多个第一比特包括所述N比特数据字的较低阶比特，而所述多个第二比特包括其阶数高于所述多个第一比特的所述N比特数据字的高阶比特，其中第二基准电流约为第一基准电流的2m倍，m等于高阶比特的最低阶数。
13.如权利要求2所述的N比特DAC，其中，所述第一电流供应器电路包括多个相互具有不同大小的第一晶体管，而所述第二电流供应器电路包括多个相互具有大约相等大小的第二晶体管。
14.如权利要求2所述的N比特DAC，还包括第一和第二电流源晶体管，分别耦合到第一和第二电流供应器电路；以及电流校正电路，耦合到第一和第二电流供应器电路，并且耦合到第一和第二电流源晶体管的至少之一，并配置为根据由第一和第二电流供应器电路提供的电压电平之差来改变第一和第二基准电流的至少之一。
15.如权利要求14所述的N比特DAC，其中，所述电流校正电路耦合到第一和第二电流源晶体管，并配置为根据所述差值改变第一和第二基准电流。
16.如权利要求14所述的N比特DAC，其中，所述电流校正电路包括模拟数字转换器电路，将第一和第二电流供应器电路提供的电压电平转换为代表对第一或第二基准电流的校正的解码数字信号。
17.如权利要求16所述的N比特DAC，还包括多个电流校正晶体管，耦合到模拟数字转换器电路以及第一和第二电流源晶体管的至少之一，并响应所述解码数字信号以改变第一和第二基准电流。
18.一种N比特数字模拟转换器(DAC)，包括电流校正电路，配置为根据由第一和第二电流供应器电路提供的电压电平之差来改变第一和第二基准电流的至少之一，所述第一和第二基准电流与包括在关联的第一和第二电流供应器电路中的晶体管的相应大小成正比。
19.如权利要求18所述的N比特DAC，还包括第一和第二电流源晶体管，分别耦合到第一和第二电流供应器电路，其中所述电流校正电路耦合到第一和第二电流源晶体管，并配置为根据所述差值改变第一和第二基准电流。
20.如权利要求18所述的N比特DAC，其中，所述电流校正电路包括模拟数字转换器电路，将第一和第二电流供应器电路提供的电压电平转换为代表对第一或第二基准电流的校正的解码数字信号。
21.如权利要求20所述的N比特DAC，还包括多个电流校正晶体管，耦合到模拟数字转换器电路以及第一和第二电流源晶体管的至少之一，并响应所述解码数字信号以改变第一和第二基准电流。
22.一种操作N比特数字模拟转换器(DAC)的方法，包括响应N比特数据字的多个第一比特而提供多个根据第一基准电流被不同加权的第一电流信号；以及响应所述N比特数据字的多个第二比特而提供多个根据不同于第一基准电流的第二基准电流被相等加权的第二电流信号。
23.如权利要求22所述的方法，其中，所述多个第一电流信号由多个根据第一基准电流而具有不同大小的晶体管提供。
24.如权利要求23所述的方法，其中，所述多个晶体管的不同大小还基于每个相应晶体管所耦合的所述N比特数据字的数据比特的相应阶数。
25.如权利要求23所述的方法，其中，所述第一电流信号具有关联的、根据多个晶体管的不同大小确定的相应幅度。
26.如权利要求23所述的方法，其中，所述多个晶体管的各自源极/漏极耦合到所述多个第一比特。
全文摘要
数字模拟转换器电路可以包括独立大小的第一和第二电流源晶体管，其以电流镜像结构分别耦合到多个第一和第二电流供应器晶体管。第一和第二电流供应器晶体管的大小可以分别与第一和第二电流源晶体管的大小成正比。
文档编号H03M1/00GK1595808SQ20041005980
公开日2005年3月16日 申请日期2004年6月22日 优先权日2003年9月9日
发明者文景泰 申请人:三星电子株式会社