电流孔径垂直电子晶体管的制作方法

电流孔径垂直电子晶体管的制作方法
【专利摘要】一种电流孔径垂直电子晶体管（CAVET），其具有基于氨（NH3）的分子束外延（MBE）生长的p型氮化镓（p-GaN）作为电流阻挡层（CBL）。具体地，所述CAVET特征在于用于电流阻挡目的的有源掩埋的镁（Mg）掺杂的GaN层。这种结构对高功率开关应用并对需要掩埋的有源p-GaN层进行其功能的任何器件是非常有利的。
【专利说明】电流孔径垂直电子晶体管
[0001]相关申请的交叉引用
[0002]本申请根据《美国法典》35条第119 (e)款要求下列共同未决和共同受让的美国临时专利申请的利益:
[0003]由 Srabanti Chowdhury> Ramya Yelur1、Christopher Hurn1、Umesh K.Mishra以及 Ilan Ben-Yaacov 于 2011 年 6 月 20 日提交的名称为 “CURRENT APERTURE VERTICALELECTRON TRANSISTORS WITH AMMONIA MOLECULAR BEAM EPITAXY GROWN P-TYPE GALLIUMNITRIDE AS A CURRENT BLOCKING LAYER”的美国临时专利申请序列号61/499，076，代理人案卷号为 30794.417-US-P1 (2011-831-1);以及
[0004]由 Srabanti Chowdhury> Ramya Yelur1、Christopher Hurn1、Umesh K.Mishra以及 Ilan Ben-Yaacov 于 2012 年 I 月 4 日提交的名称为 “CURRENT APERTURE VERTICALELECTRON TRANSISTORS WITH AMMONIA MOLECULAR BEAM EPITAXY GROWN P-TYPE GALLIUMNITRIDE AS A CURRENT BLOCKING LAYER”的美国临时专利申请序列号61/583，015，代理人案卷号为 30794.417-US-P2 (2011-831-1)。
[0005]两个申请通过引用并入本文。
【技术领域】
[0006]本发明一般地涉及电子器件领域，并且更具体地涉及氨(NH3)分子束外延(MBE)生长的P型氮 化镓(GaN)作为电流阻挡层(CBL)的电流孔径垂直电子晶体管(CAVET)。
【背景技术】
[0007](注意:本申请参考了如贯穿本说明书的由括号内的一个或更多个参考数字例如【X】指出的许多不同的出版物。根据这些参考数字排序的一列这些不同出版物可以在下面名称为“参考”的部分中找到。这些出版物中的每一个通过引用并入本文。)
[0008]图1是CAVET100的示意图，其包括较高/重η型掺杂氮化镓(n+_GaN)102、较低或轻η型掺杂GaN (n_-GaN)104JW5 106、电流阻挡层(CBL)、非故意掺杂(UID)GaN108、氮化铝镓(AlGaN) 110、源极112、栅极114和漏极116。CAVET100是垂直器件，其由保持电压的η型掺杂漂移区118和水平的二维电子气(2DEG)120组成，所述二维电子气承载从源极112流出的电流，在平面栅极114下方，然后以垂直方向通过孔径106到达漏极116。
[0009]如图1所示，电子从源极112水平流过2DEG(虚线120)，然后垂直通过孔径区106到达漏极116，并被栅极114调制。CAVET的基本部分是CBL，其阻止电流的流动并使开态电流流过孔径106。
[0010]之前，CBL已经通过离子注入制造。例如，CAVET中的CBL的两个现有技术设计被描述如下:
[0011]1.铝(Al)离子注入GaN作为CBL的AlGaN/GaN CAVET【I】；以及
[0012]2.镁(Mg)离子注入 GaN 作为 CBL 的 AlGaN/GaN CAVET【2】。
[0013]在两个现有技术设计中，功能器件已经通过经由作为CBL区的离子注入GaN层的使用成功阻挡电流流过CBL区实现。受损(陷阱填充(trap-filled)) CBL区对从源极注入的电子产生势垒，从而防止所述电子直接流入漏极中，而未从栅极下方穿过。
[0014]虽然如此，本领域仍然存在对于改善CAVET设计的需要。本发明满足这种需要。

【发明内容】

[0015]为了克服如上所述的现有技术中的限制，以及克服在阅读和理解本说明书后变得明显的其他限制，本发明公开了一种CAVET，其在III族氮化物电流阻挡层中包括孔径区，其中，对通过III族氮化物CBL的电子流的势垒至少是I或2电子伏特。
[0016]所述III族氮化物CBL可以是有源ρ型掺杂III族氮化物层，例如有源P型GaN层，或有源镁掺杂层。所述孔径区可以包括η型GaN。
[0017]所述CBL可以使开态电流流过所述孔径区。
[0018]所述CBL的厚度(例如，至少10纳米(nm))、空穴浓度以及组成可以使得对电子流的势垒具有期望值(例如，至少I电子伏特)的值。
[0019]所述器件可以进一步包括有源区，所述有源区包括通过AlGaN势垒层限定在GaN层中的二维电子气；接触GaN层和AlGaN势垒层的源极；包括一个或更多个η型GaN层的漂移区，其中CBL在漂移区与有源区之间；接触所述漂移区的漏极，以及被安置在所述有源区和孔径之上或上方的栅极，其调制源极与漏极之间的电流。
[0020]η型III族氮化物漂移区可以在孔径区与漏极之间。漂移区中的η型掺杂浓度可以小于孔径区中的η型掺杂浓度。
[0021]源极和CBL可以被电连接，使得操作时源极与CBL之间没有偏置。
[0022]本发明进一步公开了 III族氮化物CAVET，其包括电流阻挡层，其中当CAVET被大约400V或400V或更少的源极-漏极电压偏置在断态时，CBL使得所述CAVET可操作以防止大于0.4A/cm2的电流密度流过所述CBL。
[0023]本发明进一步公开了制造电子器件的方法，其包括在第一 III族氮化物层中限定孔径区和牺牲区；去除所述牺牲区内的所述第一 III族氮化物层；在所述孔径区周围形成III族氮化物CBL ；以及在所述第一 III族氮化物层和III族氮化物电流阻挡层两者上形成一个或更多个第二 III族氮化物层。在去除所述牺牲区中的第一 III族氮化物层之前，掩模可以在所述孔径区之上形成。所述掩模可以在形成第二 III族氮化物层之前被去除。
[0024]所述CBL可以利用基于氨(NH3)的分子束外延(MBE)生长。
[0025]所述CBL可以由金属有机化学气相沉积(MOCVD)生长技术通过用Mg掺杂剂掺杂氮化镓层来生长，其中通过在700°C以上的温度下在无氢环境中退火，III族氮化物电流阻挡层被活化，以制造所述III族氮化物CBL，p型III族氮化物电流阻挡层。然后，包括AlGaN/GaN层的第二 III族氮化物层可以以不使Mg受体钝化的氨-MBE中再生长，从而保存III族氮化物CBL的ρ型性能。
【专利附图】

【附图说明】
[0026]现参考附图，其中贯穿以下附图相同的参考数字表示相应的部分:
[0027]图1是CAVET的横截面示意图。
[0028]图2 (a) - (i)是用于根据本发明的一个实施方式制造CAVET的步骤的横截面示意图。
[0029]图3是根据图2 (a) - (i)的方法制造的CAVET的能带结构的图。
[0030]图4 (a)是Mg浓度与穿过CAVET结构的并且通过次级离子质谱(SMS)测量的估算深度的图。
[0031]图4 (b)是对于具有零孔径和有源ρ-GaN CBL的CAVET，电流密度作为漏极-源极电压(Vds)的函数的图。
[0032]图5 (a)是用于测量CAVET中的ρ-GaN CBL的CBL阻挡能力的结构的横截面示意图。
[0033]图5 (b)是图5 (a)中的结构的正向偏置电流-电压(IV)特性图，并且图5 (c)是图5 (a)中的结构的反向偏置1-V特性图。
[0034]图5 Cd)是类似于图5 Ca)示出的结构的I_V特性图，其反映具有图2 (i)的结构的CAVET的1-V特性，其绘出作为电压的函数的电流(安培，A)和电流密度(A/cm2)，其中反向p-n 二极管在400V的反向偏置电压时具有140 μ A或0.35A/cm2的漏流。
[0035]图6是CAVET的直流(DC) 1-V特性图，其对于具有孔径长度Lap=15 μ m，30 μ mX 75 μ m器件面积的器件以漏极_源极电流(Ids)作为Vds的函数绘图，并且其中每个曲线用于在Vgs从OV跳到-1OV (Vgs=OV, -2V、-4V、-6V、-8V、-10V，从顶部曲线到底部曲线)时不同的栅极源极电压(Vgs)。
[0036]图7是绘出对于具有孔径长度Lap=15 μ m以及栅极与孔径重叠Lg()=4 μ m的CAVET的转移特性(Ids作为栅极电压Vg的函数)和gm的图。
[0037]图8是绘出对于DC和脉冲操作的CAVET的Ids作为Vds的函数的图，其示出在Vgs=O到-1OV使用V步进=_2V (从顶部到底部曲线)的步进，使用80 μ s的脉冲没有电流崩塌(current collape),并且其中 Lap=15 μ m 以及 Lgo=4 μ m。
[0038]图9绘出对于具有Lg()=2 μ m和Lg()=4 μ m的CAVET的Ids作为Vds的函数的图，其中Vgs=O 到-1OV (Vgs=OV, -2V、-4V、-6V、-8V、-10V,从顶部曲线到底部曲线)以及 Lap=3 μ m，并且示出随着Lg。降低，漏流增加。
[0039]图10是图解根据本发明的一个或更多个实施方式制造CAVET的方法的流程图。【具体实施方式】
[0040]在下列优选实施方式的描述中，参照了形成本说明书一部分的附图，其中作为实例示出了本发明可以实践的【具体实施方式】。应当理解，在不偏离本发明范围的情况下，可以使用其他实施方式并可以做出结构变化。
[0041]鍵
[0042]CAVET是垂直器件，其由保持电压的η型掺杂漂移区和水平2DEG组成，所述2DEG运送从源极流出的电流，水平地在平面栅极下方，然后垂直通过孔径到达漏极。CAVET的基本部分是CBL，其阻挡电流流动并使任何开态器件电流流过孔径。之前，CBL通过在金属有机化学气相沉积(MOCVD)反应器的生长过程中的原位掺杂或通过离子注入已经完成。但是，本发明描述基于氨的MBE生长的ρ-GaN层作为CBL的CAVET。具体地，本发明的实施方式的特征在于在CAVET中有源掩埋的Mg掺杂ρ-GaN层用于电流阻挡目的。这种结构对高功率开关应用并对需要掩埋的有源P-GaN层进行其功能的任何器件是非常有利的。[0043]在采用ρ型电流阻挡GaN层的CAVET中，对于所述ρ型电流阻挡GaN层，ρ型掺杂剂被离子注入，由此产生的P型CBL通常不是有源P型层，因为由注入工艺引起的损坏导致对电子流的较低势垒。也就是说，在所述层中的空穴的数量基本上少于具有相同P型掺杂剂密度的有源P型层中的空穴的数量。随后，对通过非有源P型CBL的电子流的势垒小于通过有源P型电流阻挡层的电子流的势垒，导致通过所述非有源P型电流阻挡层的更高漏流。例如，有源P型CBL可以具有至少2或至少3电子伏特(eV)的对通过所述层的电子流的势垒。许多离子注入的CBL或通过用除了 Mg的掺杂剂掺杂GaN形成的CBL例如Fe掺杂的CBL具有小于IeV的对电子流的势垒。如本文所使用的，有源P型CBL是其中空穴浓度足够大使得对通过所述层的电子流的势垒至少是IeV的CBL。也就是说，ρ型掺杂浓度和有源的掺杂剂的百分比(即，导致价带中存在空穴)的乘积足够大，以便保证对电子流的势垒至少是leV。在那些中度或重度受损的ρ型II1-N层中，例如用Mg离子注入的II1-N层，或者被氢钝化的Mg掺杂II1-N层，例如MOCVD生长的Mg掺杂的II1-N层，空穴浓度通常是相对较小的，因而所产生的对电子流的势垒小于leV。
[0044]抟术说明
[0045]CAVET的基础结构包括在厚的、轻度掺杂的η型漂移区上生长的η型GaN (η-GaN)孔径区，其利用掩模被回蚀到底部η-GaN漂移区以保护所述孔径。在所述孔径的任一侧上是再生长的Ρ-GaN，其利用氨辅助的MBE技术再生长。因此，CBL被夹在所述孔径区之间形成。所述ρ-GaN层在无氢环境中和在低温下再生长，这确保用于GaN的ρ型掺杂的Mg掺杂剂的有源状态，因为所述层即未被重度损坏(与离子注入层一样)也未被氢钝化(与MOCVD生成的Mg掺杂的II1-N层一样)。所述再生长用由掩模保护的孔径区(即，掩模在所述孔径区上方)执行，以便确保在所述孔径区的顶部不会发生P型再生长。随后，如果必要的话，所述掩模被蚀刻掉，表面被平面化。所述器件结构通过AlGaN/GaN沟道的另一再生长以形成2DEG而完成。
[0046]可选地，所述器件还可以使用氨辅助的MBE技术，通过经由首先生长均匀的ρ型层创建所述孔径来制造。所述孔径区被蚀刻，并且η型电流承载孔径被再生长，随后是AlGaN/GaN沟道，以形成2DEG。根据器件功能需要，ρ型层厚度范围可从IOnm到大约5微米，典型的层在大约100到500nm的范围内。更厚的层是可能的，但是可能使制造工艺变复杂。
[0047]图2 (a) - (h)是用于根据本发明的一个实施方式制造CAVET的工艺流程的示意图。
[0048]图2 (a)表示基础结构200，其包括n+-GaN202、rT-GaN204和n_GaN206层，所述孔径层是η-GaN层206，所有的层使用金属有机化学气相沉积(MOCVD)生长。在一个例子中，rT-GaN层204可以是6微米厚，用硅掺杂达到2 X IO1Vcm3的掺杂浓度，和/或n+_GaN202可以是n+-GaN基板。
[0049]图2 (b)表示被掩模的孔径，其中所述再生长掩模208可以是例如金属、氮化铝(AlN)或二氧化硅(Si02)。
[0050]图2 (c)表示在掩模208下面被完整保留的η-GaN层206的孔径区210，而n_GaN层206的其余部分被蚀刻掉。
[0051]图2(d)表示利用基于氨的MBE技术被生长以形成CBL的Mg掺杂的p_GaN212。在一个例子中，P-GaN层在低温(840°C)下再生长，是有源的，并且不需要被进一步活化【5】，以及所述再生长以掩模孔径210的AlN层来完成，以便防止在所述孔径区上的任何再生长。虽然，图2 Cd)不出ρ-GaN层212被沉积在再生长掩模上方,在一些实施中，选择再生长掩模的组成和再生长条件，使得基本上没有P-GaN在再生长掩模上方再生长。
[0052]图2 (e)表示掩模208的去除以及表面214的平面化，如果必要的话。例如，掩模可以使用KOH被蚀刻掉。
[0053]图2 Cf)表示通过AlGaN/GaN层216、218的氨MBE的再生长，以便用2DEG形成沟道。例如，步骤可以包括利用基于氨的MBE技术再生长GaN层216 (例如，UID GaN)和Ala3Gaa7N 层 218。
[0054]图2 (g)表示适于源极接点222的Si注入物220a、220b进入Ala3Gaa7N层218和GaN层216中，随后是MOCVD活化退火。例如，漏极接点224 (参照图2 (i))可以利用Ti/Au/Ni接点在背面形成。
[0055]图2 (h)表示栅极电介质226的沉积——其通过例如原子层沉积(ALD)，以及源极金属222 (例如，Ti/Au/Ni)的沉积。
[0056]这个工艺流程的最终结果是具有基于氨的MBE再生长有源掩埋ρ型层212的CAVET，如图2 (i)所示。
[0057]图2 (i)图解了 CAVET228，其包括沟道区230，被夹在III族氮化物CBL212、漂移区204之间的孔径区210 (例如，η型GaN);以及栅极232。沟道230可以包括2DEG，其在GaN层216之上或上方通过AlGaN势垒层218被限定在GaN层216中。在漂移区204中的η型掺杂浓度可以小于在孔径区210中的η型掺杂浓度。栅极232可以包括被沉积在ALD沉积的Al2O3栅极电介质224上方的Ni/Au/Ni栅极232。在图2⑴中，CBL212和源极222电连接236，使得穿过源极222和CBL212的任何部分没有偏置。所述电连接可以通过下列步骤形成:在沉积源极金属之前，蚀刻穿入P-GaN层212的沟槽，然后将所述源极金属沉积在所述沟槽中以及在Si注入区220a和220b上方。
[0058]取决于用于CBL的生长参数以及用于随后器件层的生长和沉积的条件和参数，CBL可以具有至少leV、至少2eV或至少3eV的对电子流的势垒。尽管IeV势垒可能对在较低电压例如小于100V的源极-漏极电压下的器件操作是足够的，但是对于在更高电压例如大于300V或大于600V下的操作来说，更大的势垒例如至少2eV或至少3eV可能是优选的。
[0059]图3示出结构的能带图，其中，CBL分别与2DEG中的电子和空穴的能量(例如，费密能级Ef)之间的导带Ec偏置和价带Ef偏置可以是至少3eV。在图3中，CBL212是具有5X IO19CnT2的掺杂水平的ρ-GaN层，GaN沟道层216是HD GaN,漂移区204包括具有
2X IO16CnT3掺杂的η-GaN。也示出了在沟道层216上方的AlGaN218。
[0060]特件描沭
[0061]如图4 (a)所示，在图2 (i)的CAVET结构上完成的SMS显示表现非常良好的(例如，尖锐的)掺杂分布。
[0062]图2 (i)的CAVET中的ρ层(CBL，212)的阻挡能力可以被测量。
[0063]图4 (b)绘出电流密度作为通过零孔径CAVET的ρ-GaN CBL的Vds的函数。
[0064]此外，如图5 (a)所示，通过在GaN基板500上制造n-p_n结构(例如，具有3X IO18CnT3掺杂的n+-GaN), ρ层的阻挡能力可以被单独验证。
[0065]图5 Ca)的结构包括在η-GaN层504 (例如，6 μ m厚，具有2X 1016cm_3掺杂)与n+-GaN层506 (例如，120nm厚，具有3 X IO18CnT3掺杂)之间的ρ-GaN层502 (例如，IOOnm厚，具有8X IO19CnT3掺杂)。该结构与接点508、510，例如Ti/Au (30/250nm)接点接触。层506和502通过氨分子束外延(MBE)再生长。
[0066]图5 (b)示出正向偏置1-V特性，并且图5 (C)示出反向偏置1-V特性，其在图5(a)中的结构的接点508、510之间测量。在反向偏置中在528V下，E_=176V/μ m的峰值场和528V的击穿电压，由层504和502形成的p-η 二极管的漏流是164 μ A。
[0067]具有类似于图5(a)中显示的二极管的结构的另一二极管在反向偏置中在400V下具有140μΑ或0.35A/cm2的漏流，如图5 (d)中所示。图5 (d)是GaN基板上的n/p/n结构的1-V特性的图，在反向偏置下反向p/n 二极管512 (包括层504和502)在穿过反向p/η 二极管512施加的400V下示出140 μ A的电流(以及小于0.4A/cm2的电流密度)。因此，当所述器件被400V或更小的源极-漏极电压偏置在断态时，具有这样CBL和缺乏任何其它断态漏流路径的图2 (i)的CAVET可具有流过CBL的小于0.4A/cm2的电流密度。
[0068]图6-9是在具有图2 (i)的结构的CAVET上执行的测量。
[0069]所制造的具有有源p-CBL的CAVET器件展示良好的晶体管特性，具有良好的沟道调制和-1OV的箍断，如图6所示。图6是CAVET的DC 1-V特性图，其中孔径210的长度Lap=15 μ m，V栅极=0 到-10V，以及 V步进=_2V。
[0070]图1示出具有15 μ m的孔径210长度的75 μ m宽的CAVET器件228，记录3.6kA/cm2的电流，其中，30 μ mX75 μ m的有源面积是从源极注入区220a到源极注入区220b测量的(包括注入开口)。1.22m Qcm2的低开态电阻(Rm)从这个器件获得。(源极的)148mS/mm的峰值跨导(gm)从所述器件的传输特性获得，如图7所示。
[0071]以在80 μ s脉冲宽度下脉冲的栅极测量的脉冲Ids-Vds特性显示无电流崩塌，如图8所示。
[0072]随着降低Lg。(栅极-孔径重叠)，由于未调制的从源极经过孔径到达漏极的电子，漏流增加，如图9所不。
[0073]工艺步骤
[0074]图10图解了形成或制造在III族氮化物CBL中包括孔径区的CAVET的方法的例子，其中对通过III族氮化物CBL的电子流的势垒是例如，至少I电子伏特。所述方法可以包括下列步骤中的一个或更多个。
[0075]框1000表示获得、生长或形成漂移区(例如，n_GaN)。例如，所述漂移区可以在η.型GaN基板之上或上方形成。
[0076]框1002表示形成由第一 III族氮化物层组成的孔径区。所述第一 III族氮化物层可以是例如在所述漂移区上形成的η型III族氮化物或η型GaN层206。
[0077]所述步骤可以包括在去除(例如，蚀刻)牺牲区中的第一 III族氮化物层之前，在所述第一 III族氮化物层中限定孔径区和牺牲区(例如，通过在所述孔径区之上形成掩模)。在去除所述牺牲区之后剩余的第一 III族氮化物层可以是孔径区。然后，In族氮化物CBL(例如，P型III族氮化物)可以在所述孔径区的周围或任一侧上——例如在所述第一 III族氮化物层被去除的区域中——形成。
[0078]可替换地，均匀的ρ型层可以利用氨辅助的MBE技术在CAVET的漂移区上生长。然后，孔径区可以在P型层中蚀刻。然后，η型电流承载孔径区可以在所述P型层中形成的蚀刻孔径中再生长。
[0079]根据器件功能性需要，ρ型层的厚度可以具有IOnm或更多的厚度(例如)。所述电流阻挡层的厚度(例如，至少10纳米)、空穴浓度以及组成可以使得对电子流的势垒具有期望值(例如，至少leV，至少2eV，或至少3eV)。
[0080]ρ型III族氮化物CBL可以用掺杂剂并且在其中ρ型III族氮化物的掺杂剂被活化或P型III族氮化物层是有源的生长条件下生长。例如，所述生长条件可以包括低温(例如，在900°C或低于900°C或在500-900°C)以及无氢环境。CBL可以利用基于氨(NH3)的分子束外延(MBE)生长。
[0081]ρ型电流阻挡层可以经由金属有机化学气相沉积(MOCVD)生长技术通过用Mg掺杂剂掺杂氮化镓层来生长，并且通过在>700°C的无氢环境中退火被活化，来制作ρ型电流阻挡层。然后，顶部AlGaN/GaN层(图2中的216、218，或在框1004中的第二 III族氮化物层)可以以不使Mg受体钝化的氨-MBE再生长，从而保存电流阻挡层的ρ型性能。
[0082]框1004表示在ρ型III族氮化物层或CBL以及第一 III族氮化物层之上或上方或之下生长和制造随后的器件零件，包括用于CAVET的III族氮化物有源区或沟道(以及源极、漏极、栅极)。所述步骤可以包括在第一 III族氮化物层和III族氮化物CBL上形成一个或更多个第二 III族氮化物层。III族氮化物有源区可以包括第二 III族氮化物层。掩模208可以在形成第二 III族氮化物层之前被去除。
[0083]随后的器件零件的生长和制造可以在其中ρ型III族氮化物层的掺杂剂保持活化的条件下。
[0084]框1006表示最终结果，III族氮化物CAVET228，如图2 (i)所图解的。CAVET228可以包括在III族氮化物CBL212中的孔径区210，其中对通过III族氮化物CBL的电子流的势垒是至少I或2电子伏特。III族氮化物CBL可以是有源ρ型掺杂的III族氮化物层212 (例如，有源ρ型GaN或有源镁掺杂层)，和/或具有大于类似的通过离子注入掺杂的P型III族氮化物层的空穴浓度。孔径区可以包括η型GaN。
[0085]CBL可使开态电流流过所述孔径区。
[0086]所述器件可以进一步包括有源区或沟道230，其包括通过AlGaN势垒层218限定在GaN层216中的2DEG ;接触GaN层216和AlGaN势垒层218的源极222 ;包括一个或更多个η型GaN层的漂移区204，其中CBL在漂移区204与有源区或沟道230之间；以及接触漂移区204的漏极224，其中栅极232被安置在有源区或沟道230和孔径210之上或上方，以便其调制源极与漏极之间的电流。
[0087]η型III族氮化物漂移区204在孔径区210与漏极224之间，在漂移区204中的η型掺杂浓度可以小于孔径区210中的η型掺杂浓度。
[0088]源极222和CBL可以被电连接236，使得跨越源极和CBL的任何部分没有偏置。
[0089]111族氮化物CAVET可以包括CBL，其中，当CAVET被大约400V或400V或更少的源极-漏极电压偏置在断态时，CAVET可操作以防止大于0.Akfcm2的电流密度流过CBL(同样参照图3-9)。
[0090]优点和改善
[0091]本发明包括超越现有技术的下列优点和改善:
[0092]1.在不需要任何活化工艺的情况下，可以原位生长有源掩埋的Mg掺杂GaN层。[0093]2.CBL是同质外延阻挡层。
[0094]3.CAVET不需要注入的GaN作为CBL。
[0095]4.CAVET提供收集在所述器件操作期间产生的任何空穴以便增加器件可靠性的能力。
[0096]5.所述方法/器件提供将源极连接到CBL的有效方式，以便跨越源极与CBL的任何部分没有偏置，防止从源极到漏极的电子注入。
[0097]6.与利用注入产生损坏创建的CBL相比，由于ρ型CBL的可预测响应，所述方法/器件能够平滑高频开关。
[0098]本发明的另一个益处是所述器件的加工的简单化。在类似于CAVET的器件中的最大挑战是CBL。最成本有效的CBL是在η型漂移区的顶部上生长的ρ-GaN层。在器件操作期间，P-n结变得反向偏置，其可以保持很大的电压，这对于所述器件的工作是有利的。最大的挑战是随后的AlGaN/GaN层在顶部生长以形成2DEG时，获得有源掩埋的ρ层。但是，在高温再生长(~1160°C)的氢环境下，P层不是有源的。另一方面，本发明确保掩埋的有源P-GaN层在所述结构中，这就器件性能看，使得其功能化并且更加有效。
[0099]术语
[0100]本文使用的术语“(AlInGaN)”、“(In、Al)GaN”或“GaN”(以及通常使用的术语“III族氮化物”、“族III氮化物”或“氮化物”)指的是具有式GawAlxInyBzN的(Ga、Al、In、B) N半导体的任何合金组合物，其中1,0 ^ X ^ 1,0 ^ y ^ 1,0 ^ ζ ^ I,并且w+x+y+z=l。这些术语意欲被广义解释为包括单个种类Ga、Al、In和B的各自氮化物，以及这样的族III金属种类的二元、三元和四元组合物。因此，应当理解，下文关于GaN和AlGaN物质的本发明的讨论适用于各种其他(Ga`、Al、In、B) N物质的形成。进一步地,在本发明范围内的(Ga、Al、In、B) N物质可以进一步包括最少量的掺杂剂和/或其他杂质或内含物质。
[0101]参考文献
[0102]下列参考文献通过引用并入本文:
[0103]【I】S.Chowdhury et al., Presented at EMC2008, Santa Barbara.[0104]【2】Srabanti Chowdhury, Brian L.Swenson and Umesh K.Mishra, “Enhancementand Depletion Mode AlGaN/GaN CAVET With Mg-1on-1mplanted GaN as CurrentBlocking Layer, ” IEEE Electron Device Letters, Vol.29, N0.6, pp.543-545，June2008.[0105]【3】SrabantiChowdhury, “AlGaN/GaN CAVETs for high powerswitching application, Ph.D.thesis, University of California SantaBarbara, December2010, including the following pages:cover, iii, vii1-xiv, andl54-l55.[0106]【4】“p_njunctions on Ga-face GaN by NH3molecular beam epitaxy withlow ideality factors and low reverse currents,，，C.A.Hurn1.et al, Applied PhysicsLetters Vol.97, 222113, Nov2010.[0107]【5】S.Chowdhury et al, IEEE EDL, Vol.29，2008.[0108]【6】S.Chowdhury et al, DRC, South Bend, July2010.[0109]
[0110]这是对本发明的优选实施方式的描述的总结。为了说明和描述的目的，已呈现本发明的一个或更多个实施方式的前述描述。不意欲是详尽的或限制本发明为所公开的精确形式。鉴于上述教导，许多更改和变化是可能的。意图本发明的范围不被该【具体实施方式】限制，而是由本文所附权利要求限制。
【权利要求】
1.一种电子器件,其包括: 电流孔径垂直电子晶体管(CAVET)，其包括在III族氮化物电流阻挡层中的孔径区，其中对通过所述III族氮化物电流阻挡层的电子流的势垒是至少I电子伏特。
2.根据权利要求1所述的器件，其中所述III族氮化物电流阻挡层是有源P型掺杂III族氮化物层，或具有大于类似的通过离子注入掺杂的P型III族氮化物层的空穴浓度。
3.根据权利要求2所述的器件，其中所述III族氮化物电流阻挡层是有源P型GaN层。
4.根据权利要求3所述的器件，其中所述ρ型GaN层是有源镁掺杂层。
5.根据权利要求1所述的器件，其中所述电流阻挡层的空穴浓度和组成使得所述对电子流的势垒是至少I电子伏特。
6.根据权利要求1所述的器件，其中所述孔径区包括η型GaN。
7.根据权利要求1所述的器件，其进一步包括: 漏极；和 在所述孔径区和所述漏极之间的η型III族氮化物漂移区，其中在所述漂移区中的η型掺杂浓度小于在所述孔径区中的η型掺杂浓度。
8.根据权利要求 1所述的器件，其进一步包括: 有源区或沟道，其包括通过AlGaN势垒层限定在GaN中的二维电子气； 接触所述GaN层和所述AlGaN势鱼层的源极； 漂移区，其包括一个或更多个η型GaN层，其中所述电流阻挡层在所述漂移区与所述有源区或沟道之间； 接触所述漂移区的漏极，其中 栅极，其被安置在所述有源区或沟道和所述孔径之上或上方以便调制所述源极与所述漏极之间的电流。
9.根据权利要求1所述的器件，其中所述对通过III族氮化物电流阻挡层的电子流的势垒是至少2电子伏特。
10.根据权利要求1所述的器件，其中所述电流阻挡层使开态电流流过所述孔径区。
11.根据权利要求1所述的器件，其中所述CBL和所述CAVET的源极被电连接，使得操作中在所述源极与所述CBL之间无偏置。
12.一种制造电流孔径垂直电子晶体管(CAVET)的方法，其包括: 在第一 III族氮化物层中限定孔径区和牺牲区； 除去所述牺牲区中的所述第一 III族氮化物层； 在所述孔径区周围形成III族氮化物电流阻挡层；以及 在所述第一 III族氮化物层和III族氮化物电流阻挡层二者上形成一个或更多个第二III族氮化物层。
13.根据权利要求12所述的方法，其中所述电流阻挡层利用基于氨(NH3)的分子束外延(MBE)生长。
14.根据权利要求12所述的方法，其进一步包括，在去除所述牺牲层中的所述第一III族氮化物层之前，在所述孔径区上方形成掩模。
15.根据权利要求14所述的方法，其进一步包括在形成所述第二III族氮化物层之前，去除所述掩模。
16.根据权利要求12所述的方法，其中: 所述III族氮化物电流阻挡层经由金属有机化学气相沉积(MOCVD)生长技术通过用Mg掺杂剂掺杂氮化镓层来生长， 所述III族氮化物电流阻挡层通过在700°C以上的温度下在无氢环境中退火被活化，来制造所述III族氮化物电流阻挡层，P型III族氮化物电流阻挡层，以及 包括AlGaN/GaN层的所述第二 III族氮化物层以不使Mg受体钝化的氨-MBE再生长，从而保存所述III族氮化物电流阻挡层的P型性能。
17.—种III族氮化物电流孔径垂直电子晶体管(CAVET)，其包括: 电流阻挡层，其中，所述电流阻挡层是当所述CAVET被400V或更少的源极-漏极电压偏置在断态时，使得所述CAVET可操作，以防止大于0.4A/cm2的电流密度流过所述电流阻挡层。
18.根据权利要求17所述的III族氮化物CAVET，其中，当所述CAVET被大约400V的源极-漏极电压偏置在断态时，所述CAVET可操作，以防止大于0.4A/cm2的电流密度流过所述电流阻 挡层。
【文档编号】H01L21/338GK103608923SQ201280030607
【公开日】2014年2月26日 申请日期:2012年6月20日 优先权日:2011年6月20日
【发明者】S·乔杜里, R·耶鲁里, C·胡尔尼, U·K·米什拉, I·本-雅各布 申请人:加利福尼亚大学董事会