一种2bits per circle高速逐次逼近型模数转换器的制造方法
【技术领域】
[0001] 本发明属于模拟或数模混合集成电路技术领域，具体设及一种化itspercircle 高速逐次逼近型模数转换器。
【背景技术】
[0002] 近年来，随着CMOS集成电路工艺水平的不断提高，对逐次逼近型模数转换器的研 究也随之深入。W下将对两种传统结构的逐次逼近型模数转换的优点和缺点进行简单分 析。
[0003] 对于传统化itpercircle结构的逐次逼近型模数转换器，通常采用一个电容阵 列和一个比较器的结构，其原理图如图1所示，其工作原理为：当电路处于采样阶段时，采 样开关S1导通，电容阵列DAC的采样极板对输入信号vm+和VIN-进行采样，非采样极板 接共模电压VCM，采样阶段结束后，开关S1断开，比较器COMP对电容阵列DAC采样极板上的 电压VP和VN进行逐次比较，每次比较周期输出一个数字码，通过比较器每一次比较后的一 个输出结果，从最高位到最低位逐级控制电容阵列DAC中的每一位电容，直至逐次逼近过 程结束。该种结构的优点是结构比较简单，在每个比较周期中只需要一个电容完全建立，所 需的建立时间较短，即使某个电容不能完全建立，也可W通过在后级插入冗余位的方式来 进行补偿，但其缺点在于，对于一个N位的逐次逼近型模数转换器，需要至少N个比较周期 才能得到最终的结果，因而很难适应高速应用的要求。
[0004] 基于上述问题，出现了化itspercircle结构的逐次逼近型模数转换器，该种结 构通常采用一个电容阵列和=个比较器，其原理图如图2所示，其工作原理为：当电路处 于采样阶段时，采样开关S1导通，电容阵列DAC的采样极板对输入信号vm+和VIN-进行 采样，非采样极板接共模电压VCM，采样阶段结束后，开关S1断开，比较器C0MP1、C0MP2和 C0MP3对电容阵列DAC采样极板上的电压VP和VN进行逐次比较，由于S个比较器的存在， 可W将采样极板上的电压VP与VN之差和S个基准电压同时进行比较，然后通过编码电路 ENCODE,将S个比较器每一次比较后输出的S位温度计码转换为两位二进制码，即每次比 较周期输出两个数字码C0DEM/C0D化，通过S个比较器每一次比较后的一个输出结果，从最 高位到最低位逐级控制电容阵列DAC中的每两位电容，直至逐次逼近过程结束。因此，对于 一个N位的逐次逼近型模数转换器，只需要N/2个比较周期就能得到最终的结果，相比于传 统化itpercircle结构的逐次逼近型模数转换器，其工作速度为原来的两倍，大大提高了 逐次逼近型模数转换器的工作速度。但是，本发明的发明人经过研究发现，该种结构也存在 其自身的缺点：由于在每个逼近周期中需要两个电容同时建立，当需要最高位和次高位电 容同时完全建立时，会需要很长的建立时间，严重影响整个电路的工作速度，同时也很难采 用插入冗余位的方法在此后的逼近过程中进行补偿。所W，上述两种逐次逼近型模数转换 器都存在一定的问题。
【发明内容】
[0005] 针对现有技术中化itpercircle结构的逐次逼近型模数转换器工作速度较慢， 很难适应高速应用的要求，W及化itpercircle结构的逐次逼近型模数转换器在每个逼 近周期中需要两个电容同时建立，会需要很长的建立时间，严重影响整个电路的工作速度， 同时也很难采用插入冗余位的方法在此后的逼近过程中进行补偿的技术问题，本发明提供 一种新型化itpercircle结构的高速逐次逼近型模数转换器。
[0006] 为了实现上述目的，本发明采用如下技术方案：
[0007] -种化itspercircle高速逐次逼近型模数转换器，包括；
[000引开关S2、采样开关S1和S3,适于根据采样信号进行导通，且当高位大电容已经完 成建立时，开关S1和S3仍然保持断开，而开关S2第二次导通；
[0009] 电容阵列DAC1和DAC2,适于电路处于采样阶段且当开关S1、S2和S3同时闭合时， 其采样极板同时对输入信号VI化和VIN-进行采样；并适于当高位大电容已经完成建立时， 电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持 接对应的基准电压，再经历一次逐次逼近的过程；
[0010] 比较器COMPUCOMP2和COMP3,适于电路处于采样结束后且当开关S1、S2和S3同 时断开时，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和S个基准电压同时 进行比较，=个比较器每次比较输出一个=位温度计码；
[0011] 编码电路，适于将该=位温度计码转换为两位二进制码，实现每个比较周期输出 两位数字码；
[001引与电容阵列DAC1对应的开关阵列SW1W及与电容阵列DAC2对应的开关阵列SW2， 适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列 DAC2和DAC1相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基 准电压时，电容阵列DAC1也完成了和对应基准的连接，且高位大电容已经完成建立；
[0013] 移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后 并行输出。
[0014] 本发明提供的化itspercircle高速逐次逼近型模数转换器，相比于传统化it percircle结构的逐次逼近型模数转换器其工作速度可W提高一倍，相比于传统化itper circle结构的逐次逼近型模数转换器，可W在高位大电容不完全建立的情况下，继续进行 逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不 完全所造成的误差；同时，由于编码电路的存在，可W有效的实现从温度计码到二进制码的 转换，并且还可通过随机化选通=个比较器来减小比较器所带来的固有误差。
[0015] 进一步，所述电容阵列DAC1为高位电容阵列，其包括N个并联的电容，N为偶数，N 个电容大小从最高位到最低位依次为2bw-"C，26w-2>C，…，2?+"C，2化，其中C为单位电容的 容值；电容阵列DAC2为低位电容阵列，其包括化1个并联的电容，化1个电容大小从最高位 到最低位依次为2W-i>C，2W^2>C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电 容C的非采样极板始终接共模电压VCM。
[0016] 进一步，所述电容阵列DAC1和DAC2的采样极板可通过采样开关S1和S3进行采 样，并可通过开关S2来控制该两个采样极板是否连接在一起。
[0017] 进一步，所述编码电路包括低位数字码产生电路和高位数字码产生电路，该低 位数字码产生电路包括一个同或口和一个与n，同或口的两个输入端与比较器COMP2和 C0MP3的正向输出端连接，与口的两个输入端与同或口的输出端和比较器COMPl的正向输 出端连接，与口的输出端产生两位数字码中的低位，记为C0呢L;该高位数字码产生电路包 括一个与口和一个或n，与口的两个输入端与比较器C0MP1和C0MP2的正向输出端连接，或 口的两个输入端与与口的输出端和比较器C0MP3的正向输出端连接，或口的输出端产生两 位数字码中的高位，记为C0DEM。
[0018] 进一步，所述模数转换器还包括与每个所述比较器输出端对应连接的与非n，该 与非口的输出端输出时钟信号Valid。
[0019] 进一步，所述移位寄存器包括N个D触发器DFF1、N-1个反相器和N个D触发器 DFF2，N为不小于3的正整数；其中，所述时钟信号Valid与每个D触发器DFF1的时钟端相 连，第一个至第N个D触发器DFF1的复位端S连接采样信号Cnks，第一个D触发器DFF1 的输入端D连接电源VDD，每个D触发器DFF1的输出端Q依次连接其下一个D触发器DFF1 的输入端D，且第一个至第N个D触发器DFF1的输出端Q依次输出第一输出信号Clkl至 ClkN，所述第一个至第N个D触发器DFF1的输出端Q依次对应连接第一个至第N-1个反相 器输入端，且每个反相器的输出端依次连接其对应D触发器DF巧的复位端S;第一个至第N 个D触发器DF巧的锁存端L一一对应连接第一个至第N个D触发器DFF1的输出端Q，第一 个D触发器DF巧的复位端S连接采样信号Clks，且第一个至第N-1个反相器的输出端一一 对应连接第2个至第N个D触发器DF巧的复位端S，所述比较器的输出端连接每个D触发 器DF巧的输入端，所述时钟信号Valid与每个D触发器DF巧的时钟端相连，第一个至第N 个D触发器DFF2的输出端依次输出第二输出信号D1至DN。
[0020] 进一步，所述D触发器DFF1包括第一或口、第一反相器、第二反相器、第S反相器、 第一NM0S管、第一传输口和第二传输口；其中，所述第一或口的输入端与时钟信号和置位 信号连接，输出端与第一反相器的输入端连接，所述第一或口和第一反相器的输出端分别 与第一传输口和第二传输口的两个控制端连接，D触发器DFF1的输入信号接第一传输口的 一端，另一端接第一NM0S管的漏极和第二反相器的输入端，第一NM0S管的源极接地，栅极 与置位信号连接，第二反相器的输出端接第二传输口的一端，另一端接第=反相器的输入 端，第S反相器的输出V0UT作为D触发器DFF1的输出信号。
[0021] 进一步，所述D触发器DF巧包括第二或口、第四反相器、第五反相器、第六反相器、 第^；：反相器、第八反相器、第九反相器、第二NM0S管、第=传输口、第四传输口和第五传输 口；其中，所述第二