或口的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反 相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或口和第四反相 器的输出端分别与第=传输口和第四传输口的两个控制端连接，锁存信号和第五反相器的 输出端与第五传输口的两个控制端连接，D触发器DF巧的输入信号接第S传输口的一端， 另一端接第二NM0S管的漏极、第六反相器的输入端和第五传输口的一端，第二NM0S管的源 极接地，栅极与置位信号连接，第六反相器的输出端接第四传输口的一端，另一端接第走反 相器的输入端，第走反相器的输出V0UT作为D触发器DF巧的输出信号；同时，第二NM0S管 的漏极和第五传输口相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串 联反相器的输出端与第五传输口的另一端相连。
[0022] 进一步，所述模数转换器还包括一个或n，所述或口的一个输入端与采样信号 elks连接，另一个输入端与最末一个D触发器DFF1的输出端Q和最末一个D触发器DFF2 的锁存端L连接。
[0023] 进一步，所述开关阵列SW1和SW2均包括多组开关，每组开关包括两个对称设置的 开关电容单元，每个开关电容单元包括一个与非口、一个与口、第十反相器、第十一反相器 和第十二反相器，与非口和与口的一个输入端与时钟信号Clki相连，编码电路的输出信号 CODEM(巧连接到第十反相器的输入端和与口的另一个输入端，第十反相器的输出端连接到 与非口的另一个输入端，与非口的输出端连接第十一反相器的输入端，与口的输出端连接 第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容 的一个极板。
【附图说明】
[0024] 图1是传统化itpercircle逐次逼近型模数转换器的原理示意图。
[0025] 图2是传统化itpercircle逐次逼近型模数转换器的原理示意图。
[0026] 图3是本发明提供的化itpercircle高速逐次逼近型模数转换器的原理示意 图。
[0027] 图4是图3中电容阵列DAC1的相关工作原理示意图。
[002引图5是图3中电容阵列DAC1的相关工作时序示意图。
[0029] 图6是本发明提供的D触发器DFF1的原理示意图。.
[0030] 图7是本发明提供的D触发器DFF2的原理示意图。
[003U图8是图3中电容阵列DAC2的相关工作原理示意图。
[003引图9是图3中电容阵列DAC2的相关工作时序示意图。
[0033] 图10是本发明提供的开关电容单元的原理示意图。
[0034] 图11是图3中编码电路的电路原理示意图。
[0035] 图12是本发明提供的8bits模数转换器的实例应用原理示意图。
[0036]图13是本发明提供的12bits模数转换器的实例应用原理示意图。
【具体实施方式】
[0037] 为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结 合具体图示，进一步阐述本发明。
[003引请参考图3所示，本发明提供一种化itspercircle高速逐次逼近型模数转换 器，包括采样开关S1和S3、开关S2、电容阵列DAC1和DAC2、与电容阵列DAC1对应的开关 阵列SW1、与电容阵列DAC2对应的开关阵列SW2、比较器COMP1、COMP2和COMP3、编码电路 ENCODEW及移位寄存器和数字校正单元SARREGANDDIGITALCORRECTION;其中，
[0039] 开关S2、采样开关SI和S3,适于根据采样信号进行导通，且当高位大电容已经完 成建立时，开关S1和S3仍然保持断开，而开关S2第二次导通；
[0040] 电容阵列DAC1和DAC2,适于电路处于采样阶段且当开关S1、S2和S3同时闭合时， 其采样极板同时对输入信号VI化和VIN-进行采样；并适于当高位大电容已经完成建立时， 电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持 接对应的基准电压，再经历一次逐次逼近的过程；
[0041] 比较器C0MPUC0MP2和C0MP3,适于电路处于采样结束后且当开关S1、S2和S3同 时断开时，将电容阵列DACl和DAC2采样极板上的电压VP与VN之差和S个基准电压同时 进行比较，=个比较器每次比较输出一个=位温度计码；
[0042] 编码电路ENCODE,适于将该S位温度计码转换为两位二进制码，实现每个比较周 期输出两位数字码；
[00创与电容阵列DAC1对应的开关阵列SW1W及与电容阵列DAC2对应的开关阵列SW2， 适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列 DAC2和DAC1相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基 准电压时，电容阵列DAC1也完成了和对应基准的连接，且高位大电容已经完成建立；
[0044] 移位寄存器和数字校正单元SARREGANDDIGITALCORRECTION,适于对每个比较 周期输出的两个数字码进行整合后并行输出。
[0045] 本发明提供的化itspercircle高速逐次逼近型模数转换器，相比于传统化it percircle结构的逐次逼近型模数转换器其工作速度可W提高一倍，相比于传统化itper circle结构的逐次逼近型模数转换器，可W在高位大电容不完全建立的情况下，继续进行 逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不 完全所造成的误差；同时，由于编码电路的存在，可W有效的实现从温度计码到二进制码的 转换，并且还可通过随机化选通=个比较器来减小比较器所带来的固有误差。
[0046] 请参考图3所示的化itspercircle高速逐次逼近型模数转换器，其工作原理具 体为；当电路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DAC1的采样极板和电 容阵列DAC2的采样极板同时进行采样，其中DAC1为高位电容阵列，DAC2为低位电容阵列， 与此同时，比较器C0MPUC0MP2和C0MP3处于失调消除阶段；采样结束后，开关S1、S2和S3 同时断开，比较器C0MP1、C0MP2和C0MP3同时开始工作，S个比较器的输出通过编码电路 ENCODE将温度计码转换为二进制码，实现一个比较周期输出2bits数字码的功能，每个周 期产生的化its数字码依次从最高位到最低位逐级控制电容阵列DAC2相应的电容接对应 的基准电压，同时控制电容阵列DAC1相应的电容也接对应的基准电压，当电容阵列DAC2的 电容都接上对应的基准时，电容阵列DAC1的电容也完成了和对应基准的连接，并且高位大 电容已经完成建立，此时，开关S1和S3仍然保持断开，开关S2第二次导通，同时电容阵列 DAC2的电容非采样极板被重新置位为采样时的状态，即接共模电压VCM，而DAC1的电容保 持之前（即接对应的基准电压）的状态，随后再经历一次逐次逼近的过程，由此完成一个完 整的逐次逼近周期。相比于传统的化itpercircle逐次逼近型模数转换器，本发明利用了 2bitspercircle逐次逼近型模数转换器速度快的优点，同时解决了化itspercircle逐 次逼近型模数转换器高位大电容建立时间慢的问题，用低位电容的比较结果去控制高位电 容，在高位电容进行建立的同时，低位电容继续进行逐次逼近过程；而相比于传统的化its percircle逐次逼近型模数转换器，本发明不用等待高位电容完全建立，也不用加入冗余 位电容来补偿前级建立不完全的影响，从而缩短了转换时间，提高了逐次逼近型模数转换 器的工作速度；同时对S个比较器C0MPUC0MP2和C0MP3可引入随机选择来消除整个模数 转换器的系统性误差。
[0047] 作为具体实施例，图3所示的电容阵列DAC1为高位电容阵列，其包括N个并联的 电容，N为偶数，N个电容大小从最高位到最低位依次为，…，2W+"C，2化，其 中C为单位电容的容值；电容阵列DAC2为低位电容阵列，其包括化1个并联的电容，化1个 电容大小从最高位到最低位依次为，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。
[0048] 作为具体实施例，图3所示的电容阵列DAC1和DAC2的采样极板可通过采样开关 S1和S3进行采样，并可通过开关S2来控制该两个采样极板是否连接在一起。具体地，当电 路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DAC1的采样极板和电容阵列DAC2 的采样极板同时进行采样；当电容阵列DAC1的高位大电容已经完成建立时，开关S1和S3 仍然保持断开，开关S2第二次导通，将电容阵列DAC1和DAC2的采样极板连接在一起，同时 将电容阵列DAC2的电容非采样极板重新置位为采样时的状态，即接共模电压VCM，而DAC1 的电容保持之前（即接对应的基准电压）的状态，随后再经历一次逐次逼近的过程，由此完 成一个完整的逐次逼近周期。
[0049] 作为具体实施例，编码电路的电路原理图请参考图11所示，所述编码电路ENCODE 包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电路包括一个同或口 XN0R和一个与口AND，同或口XN0R的两个输入端与比较器C0MP2和C0MP3的正向输出端 0utp2和0utp3连接，与口AND的两个输入端与同或口XN0R的输出端和比较器C0MP1的正 向输出端Ou化1连接，与口AND的输出端产生两位数字