码中的低化记为C0呢L;该高位数 字码产生电路包括一个与口AND和一个或口 0R，与口AND的两个输入端与比较器C0MP1和 C0MP2的正向输出端Outpl和0utp2连接，或口OR的两个输入端与与口AND的输出端和 比较器C0MP3的正向输出端Ou化3连接，或口OR的输出端产生两位数字码中的高化记为 C0DEM，通过此编码电路，可W实现从温度计码到二进制码的转换。同时，所述编码电路的真 值表如下表1所示。
[00加]表1 ;
[0化1]
【主权项】
1. 一种2bits per circle高速逐次逼近型模数转换器，其特征在于，包括： 开关S2、采样开关Sl和S3,适于根据采样信号进行导通，且当高位大电容已经完成建 立时，开关Sl和S3仍然保持断开，而开关S2第二次导通； 电容阵列DACl和DAC2,适于电路处于采样阶段且当开关Sl、S2和S3同时闭合时，其 采样极板同时对输入信号VIN+和VIN-进行采样；并适于当高位大电容已经完成建立时，电 容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DACl的电容保持接 对应的基准电压，再经历一次逐次逼近的过程； 比较器C0MP1、C0MP2和C0MP3,适于电路处于采样结束后且当开关S1、S2和S3同时断 开时，将电容阵列DACl和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行 比较，三个比较器每次比较输出一个三位温度计码； 编码电路，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位 数字码； 与电容阵列DACl对应的开关阵列SWl以及与电容阵列DAC2对应的开关阵列SW2,适 于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2 和DACl相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电 压时，电容阵列DACl也完成了和对应基准的连接，且高位大电容已经完成建立； 移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行 输出。
2. 根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述电容阵列DACl为高位电容阵列，其包括N个并联的电容，N为偶数，N个电容大小从 最高位到最低位依次为2(^)(：，2(1 2)(：，…，2(N+1)C，2NC，其中C为单位电容的容值；电容 阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位 依次为ZdCddC，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的 非采样极板始终接共模电压VCM。
3. 根据权利要求1或2所述的2bits per circle高速逐次逼近型模数转换器，其特征 在于，所述电容阵列DACl和DAC2的采样极板可通过采样开关Sl和S3进行采样，并可通过 开关S2来控制这两个采样极板是否连接在一起。
4. 根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述编码电路包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电 路包括一个同或门和一个与门，同或门的两个输入端与比较器C0MP2和C0MP3的正向输出 端连接，与门的两个输入端与同或门的输出端和比较器COMPl的正向输出端连接，与门的 输出端产生两位数字码中的低位，记为CODEL ;该高位数字码产生电路包括一个与门和一 个或门，与门的两个输入端与比较器COMPl和C0MP2的正向输出端连接，或门的两个输入端 与与门的输出端和比较器C0MP3的正向输出端连接，或门的输出端产生两位数字码中的高 位，记为C0DEM。
5. 根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出 端输出时钟信号Valid。
6. 根据权利要求5所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述移位寄存器包括N个D触发器DFFl、N-I个反相器和N个D触发器DFF2, N为不小 于3的正整数；其中，所述时钟信号Valid与每个D触发器DFFl的时钟端相连，第一个至 第N个D触发器DFFl的复位端S连接采样信号Clks，第一个D触发器DFFl的输入端D连 接电源VDD，每个D触发器DFFl的输出端Q依次连接其下一个D触发器DFFl的输入端D， 且第一个至第N个D触发器DFFl的输出端Q依次输出第一输出信号Clkl至ClkN，所述第 一个至第N个D触发器DFFl的输出端Q依次对应连接第一个至第N-I个反相器输入端，且 每个反相器的输出端依次连接其对应D触发器DFF2的复位端S ;第一个至第N个D触发器 DFF2的锁存端L 一一对应连接第一个至第N个D触发器DFFl的输出端Q，第一个D触发器 DFF2的复位端S连接采样信号Clks，且第一个至第N-I个反相器的输出端一一对应连接第 2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输 入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器 DFF2的输出端依次输出第二输出信号Dl至DN。
7. 根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述D触发器DFFl包括第一或门、第一反相器、第二反相器、第三反相器、第一 NMOS管、 第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号和置位信号连接，输出 端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和 第二传输门的两个控制端连接，D触发器DFFl的输入信号接第一传输门的一端，另一端接 第一 NMOS管的漏极和第二反相器的输入端，第一 NMOS管的源极接地，栅极与置位信号连 接，第二反相器的输出端接第二传输门的一端，另一端接第三反相器的输入端，第三反相器 的输出VOUT作为D触发器DFFl的输出信号。
8. 根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、 第八反相器、第九反相器、第二NMOS管、第三传输门、第四传输门和第五传输门；其中，所述 第二或门的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反相器的输入端 连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分 别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端与第五 传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，另一端接第二 NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极 与置位信号连接，第六反相器的输出端接第四传输门的一端，另一端接第七反相器的输入 端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第 五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的 输出端与第五传输门的另一端相连。
9. 根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在 于，所述模数转换器还包括一个或门，所述或门的一个输入端与采样信号Clks连接，另一 个输入端与最末一个D触发器DFFl的输出端Q和最末一个D触发器DFF2的锁存端L连接。
10. 根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征 在于，所述开关阵列SWl和SW2均包括多组开关，每组开关包括两个对称设置的开关电容 单元，每个开关电容单元包括一个与非门、一个与门、第十反相器、第十一反相器和第十二 反相器，与非门和与门的一个输入端与时钟信号Clki相连，编码电路的输出信号CODEM(P) 连接到第十反相器的输入端和与门的另一个输入端，第十反相器的输出端连接到与非门的 另一个输入端，与非门的输出端连接第十一反相器的输入端，与门的输出端连接第十二反 相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极 板。
【专利摘要】本发明提供一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1-COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。本发明提供的模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。
【IPC分类】H03M1-38
【公开号】CN104811203
【申请号】CN201510256338
【发明人】徐代果, 徐世六, 胡刚毅, 陈光炳, 王健安
【申请人】中国电子科技集团公司第二十四研究所
【公开日】2015年7月29日
【申请日】2015年5月19日