端子、用于接收时钟信号的第二输 入端子、以及第一节点处的输出端子；以及 第二锁存器，其包括直接连接到所述第一锁存器的所述输出端子的第一输入端子、用 于接收所述时钟信号的第二输入端子、以及用于提供输出信号的输出端子，其中，所述第一 锁存器和所述第二锁存器在所述时钟信号的同一相位上被计时。2. 根据权利要求1所述的触发器电路，其中，所述第一锁存器将作为主锁存器来操作， 并且所述第二锁存器将作为从锁存器来操作。3. 根据权利要求1所述的触发器电路，其中，所述第一锁存器和所述第二锁存器不包 括三态反相器，并且所述触发器电路不包括传输门电路。4. 根据权利要求1所述的触发器电路，其中，所述第一锁存器包括： 第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出 端子； 第一NAND门，其包括用于接收所述时钟信号的第一输入端子、第二输入端子、以及耦 合到所述第一节点的输出端子；以及 第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、耦合到所 述第一节点的第二输入端子、以及在第二节点处耦合到所述第一NAND门的所述第二输入 端子的输出端子。5. 根据权利要求4所述的触发器电路，其中： 当所述时钟信号处于逻辑低状态时，所述第一锁存器将所述数据信号的互补信号存储 在所述第二节点；并且 当所述时钟信号处于逻辑高状态时，所述第一锁存器经由所述第一节点将所述数据信 号传输到所述第二锁存器。6. 根据权利要求4所述的触发器电路，其中，所述第二锁存器包括： 第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出 端子；以及 第三NAND门，其包括耦合到所述第一节点的第一输入端子、耦合到所述第二OR门的所 述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。7. 根据权利要求6所述的触发器电路，其中： 当所述时钟信号处于逻辑低状态时，所述第二锁存器输出所述输出信号的先前状态； 并且 当所述时钟信号处于逻辑高状态时，所述第二锁存器响应于所述数据信号来驱动所述 输出信号。8. 根据权利要求1所述的触发器电路，其中： 所述第一锁存器包括连接到NAND门的第一 0R-AND-INVERT逻辑门；并且 所述第二锁存器包括第二0R-AND-INVERT逻辑门。9. 根据权利要求1所述的触发器电路，还包括： NOR门，其包括用于接收所述数据信号和所述输出信号的输入端子，并且包括用于向所 述第一锁存器提供反馈信号的输出端子。10. 根据权利要求9所述的触发器电路，其中，所述第一锁存器包括： 第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出 端子； 第二OR门，其包括用于接收所述反馈信号和所述时钟信号的输入端子，并且包括输出 端子； 第一NAND门，其包括第一输入端子、第二输入端子、以及親合到所述第一节点的输出 端子，其中，所述第一输入端子耦合到所述第二OR门的所述输出端子；以及 第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、耦合到所 述第一节点的第二输入端子、以及在第二节点处耦合到所述第一NAND门的所述第二输入 端子的输出端子。11. 根据权利要求9所述的触发器电路，其中： 当所述数据信号和所述输出信号都处于逻辑低状态时，所述NOR门将所述反馈信号驱 动到被断言的状态；并且 当所述反馈信号处于所述被断言的状态时，所述第一锁存器忽略所述时钟信号。12. 根据权利要求9所述的触发器电路，其中： 所述第一锁存器包括连接到第二0R-AND-INVERT逻辑门的第一 0R-AND-INVERT逻辑 门；并且 所述第二锁存器包括第三0R-AND-INVERT逻辑门。13. -种用于响应于数据信号来选择性地驱动输出信号的触发器电路，所述触发器电 路包括： 第一锁存器，包括： 第一逻辑门，其包括用于接收所述数据信号和时钟信号的输入端子，并且包括用于在 所述时钟信号处于第一状态时锁存所述数据信号的互补信号的输出端子；以及 第二逻辑门，其包括用于接收所述时钟信号和所述数据信号的所述互补信号的输入端 子，并且包括用于生成内部信号的输出端子；以及 第二锁存器，其直接连接到所述第一锁存器，包括： 第三逻辑门，其包括用于接收所述时钟信号、所述输出信号和所述内部信号的输入端 子，并且包括用于生成所述输出信号的输出端子。14. 根据权利要求13所述的触发器电路，其中，所述第一逻辑门、所述第二逻辑门、以 及所述第三逻辑门在所述时钟信号的同一相位上进行操作。15. 根据权利要求13所述的触发器电路，其中，所述触发器电路不包括传输门电路。16. 根据权利要求13所述的触发器电路，其中： 当所述时钟信号处于所述第一状态时，所述第二逻辑门将所述内部信号驱动到逻辑高 状态；并且 当所述时钟信号处于第二状态时，所述第二逻辑门将所述内部信号驱动到指示所述数 据信号的状态。17. 根据权利要求13所述的触发器电路，其中： 当所述时钟信号处于所述第一状态时，所述第三逻辑门保持所述输出信号的先前状 态；并且 当所述时钟信号处于所述第二状态时，所述第三逻辑门将所述输出信号驱动到所述内 部信号的所述状态。18. 根据权利要求13所述的触发器电路，其中： 所述第一逻辑门包括第一OR-AND-INVERT逻辑门； 所述第二逻辑门包括NAND门；并且 所述第三逻辑门包括第二OR-AND-INVERT逻辑门。19. 根据权利要求13所述的触发器电路，其中，所述第一逻辑门、所述第二逻辑门、以 及所述第三逻辑门均包括OR-AND-INVERT逻辑门。20. 根据权利要求13所述的触发器电路，其中，所述第一锁存器包括： 第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出 端子； 第一NAND门，其包括用于接收所述时钟信号的第一输入端子、第二输入端子、以及用 于接收所述内部信号的输出端子；以及 第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、用于接收 所述内部信号的第二输入端子、以及耦合到所述第一NAND门的所述第二输入端子的输出 端子。21. 根据权利要求20所述的触发器电路，其中，所述第二锁存器包括： 第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出 端子；以及 第三NAND门，其包括用于接收所述内部信号的第一输入端子、耦合到所述第二OR门的 所述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。22. 根据权利要求13所述的触发器电路，还包括： NOR门，其包括用于接收所述数据信号和所述输出信号的输入端子，并且包括用于向所 述第二逻辑门提供反馈信号的输出端子。23. 根据权利要求22所述的触发器电路，其中，所述第一锁存器包括： 第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出 端子； 第二OR门，其包括用于接收所述反馈信号和所述时钟信号的输入端子，并且包括输出 端子； 第一NAND门，其包括第一输入端子、第二输入端子、以及用于接收所述内部信号的输 出端子，其中，所述第一输入端子耦合到所述第二OR门的所述输出端子；以及 第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、用于接收 所述内部信号的第二输入端子、以及耦合到所述第一NAND门的所述第二输入端子的输出 端子。24. 根据权利要求23所述的触发器电路，其中，所述第二锁存器包括： 第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出 端子；以及 第三NAND门，其包括用于接收所述内部信号的第一输入端子、耦合到所述第二OR门的 所述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。
【专利摘要】本发明描述了用于降低动态功率的触发器。触发器电路可以包括第一锁存器和第二锁存器。可以作为“主”锁存器来操作的第一锁存器包括用于接收数据信号的第一输入端子、用于接收时钟信号的第二输入端子、以及输出端子。可以作为“从”锁存器来操作的第二锁存器包括与所述第一锁存器的输出端子直接连接的第一输入端子、用于接收所述时钟信号的第二输入端子、以及用于提供输出信号的输出端子。所述第一锁存器和所述第二锁存器将在所述时钟信号的同一相位上被计时，从而消除对包括生成互补时钟信号的时钟反相电路的需要。
【IPC分类】H03K3/037, H03K3/356
【公开号】CN105191127
【申请号】CN201380076347
【发明人】蔡燕飞, 戴强, 黄双渠
【申请人】高通股份有限公司
【公开日】2015年12月23日
【申请日】2013年5月8日
【公告号】EP2995003A1, US20160056801, WO2014179944A1