用于降低动态功率的触发器的制造方法
【技术领域】
[0001] 本实施例总体上设及电子电路，并且具体地设及触发器电路。
【背景技术】
[0002] 动态功耗是集成电路（IC)器件的持续的关注点，尤其是随着同步IC器件中使用 的不断增大的时钟频率。对于一些IC器件，多于一半的总动态功耗可W归因于时钟分布网 络和触发器电路。许多常规触发器采用反相器电路来生成互补时钟信号，W供形成触发器 内的锁存器和/或口电路的各种传输口和/或=态电路使用。运些反相器电路、W及传输 口和=态电路在时钟信号每次在逻辑状态之间转变时消耗动态功率。作为结果，即使在切 换活动相对低时，运些常规触发器可W消耗大量的动态功率。
[0003] 例如，图1示出了包括第一锁存器110、第二锁存器120、时钟反相电路130、W及 反相器INVO和INV3的常规数据触发器电路100。第一锁存器110可W作为"主"锁存器 来操作，并且第二锁存器120可W作为"从"锁存器来操作。第一锁存器110包括第一传输 口PGl和由交叉禪合的反相器INVla和INV化形成的第一存储单元111。第二锁存器120 包括第二传输口PG2和由交叉禪合的反相器INV2a和INV化形成的第二存储单元121。时 钟反相电路130用W生成用于相应的锁存器110和120内的传输口PG1-PG2和S态反相器 INV化和INV2b的互补时钟信号，时钟反相电路130包括两个串联连接的反相器INV4a和 INV4b。例如，时钟信号化K被提供到反相器INV4a的输入端，反相器INV4a对化K进行反 相（例如，逻辑互补）W生成反相网络时钟信号远反反相网络时钟信号远赢被反相器 INV4b反相W生成网络时钟信号CLKn。因此，时钟信号瓦品是时钟信号CLKn的逻辑互补。
[0004] 数据信号值）被反相器INVO反相并且作为互补数据信号云被提供到第一传输口 PG1。第一传输口PGl包括用于接收疑扁的控制端子，并且包括用于接收CLKn的反相（例 如，互补）控制端子。反相器INV化被描绘为包括用于接收CLKn的使能端子并且包括用于 接收瓦忘;的反相使能端子的=态反相器。第一锁存器110的输出端子禪合到第二传输口 PG2。
[0005] 第二传输口PG2包括用于接收CLKn的控制端子、用于接收瓦万;的反相（例如，互 补）控制端子、W及禪合到第二存储元件121的输出端子。反相器INV化被描绘为包括用 于接收扫又^的使能端子并且包括用于接收CLKn的反相（例如，互补）使能端子的=态反 相器。
[0006] 当CLK处于逻辑低状态时，反相器INV4a驱动远琼到逻辑高状态，并且反相器 INV4b驱动CLKn到逻辑低状态。响应于此，传输口PGl接通并且将云的值传输到第一锁存 器110,第一锁存器110存储立的值。CLKn的逻辑低状态和瓦云^的逻辑高状态关断第二传 输口PG2,从而将第二锁存器120与第一锁存器110隔离。 阳007] 当CLK转变到逻辑高时，反相器INV4a驱动CLKm到逻辑低，并且反相器INV4b驱 动CLKn到逻辑高。响应于此，传输口PGl关断并且将第一锁存器110与输入信号D隔离， 并且第二传输口PG2接通并且将5的值从第一锁存器110传输到第二锁存器120。第二锁 存器120存储石的值，易被反相器INV3反相并且被提供为触发器输出信号Q，使得Q=D。 阳00引每次输入时钟信号CLK在逻辑状态之间转变时，生成互补时钟信号CLKn和瓦忘； 的反相器INV4a-INV4b便消耗动态功率，运是不期望的。此外，因为由CLKn及其互补瓦万； 两者为传输口PG1-PG2W及S态反相器INV化和INV化计时，所W每次时钟信号在逻辑状 态之间转变时，传输口PG1-PG2W及锁存器110和120都消耗动态功率，运也是不期望的。
[0009] 因此，需要降低与触发器电路相关联的动态功耗。
【发明内容】
[0010] 提供此
【发明内容】
W引入下文在【具体实施方式】中进一步描述的一系列概念的简化 形式。此
【发明内容】
并不旨在确定所要求的主题的关键特征或本质特征，也不旨在限制所要 求的主题的范围。 W11] 公开了与诸如图1的触发器电路100等常规触发器电路相比可W降低动态功耗的 触发器电路。根据本实施例，触发器电路可W包括第一锁存器和第二锁存器。可W作为"主" 锁存器来操作的第一锁存器包括用于接收数据信号的第一输入端子、用于接收时钟信号的 第二输入端子、W及输出端子。可W作为"从"锁存器来操作的第二锁存器包括直接连接到 第一锁存器的输出端子的第一输入端子、用于接收时钟信号的第二输入端子、W及用于提 供输出信号的输出端子。第一锁存器和第二锁存器将在时钟信号的同一相位上被计时，从 而消除了对包括生成互补时钟信号的时钟反相电路的需要。消除时钟反相电路和传输口可 W降低动态功耗（与常规触发器电路相比）。
[0012] 对于一些实施例，当时钟信号处于逻辑低状态时，第一锁存器要将数据信号的互 补信号存储在内部节点，并且当时钟信号处于逻辑高状态时，第一锁存器要将数据信号传 输到第二锁存器。此外，对于一些实施例，当时钟信号处于逻辑低状态时，第二锁存器将输 出输出信号的先前状态，并且当时钟信号处于逻辑高状态时，第二锁存器将响应于数据信 号来驱动输出信号。
[0013] 对于一些实施例，第一锁存器包括：第一ORn，其包括用于接收数据信号和时钟 信号的输入端子，并且包括输出端子；第一NANDn，其包括用于接收时钟信号的第一输入 端子、第二输入端子、W及禪合到第一节点的输出端子；W及第二NANDn，其包括禪合到第 一OR口的输出端子的第一输入端子、禪合到第一节点的第二输入端子、W及在第二节点处 禪合到第一NAND口的第二输入端子的输出端子。
[0014] 对于其它实施例，触发器电路可W包括NOR口，NOR口响应于数据信号和输出信号 而生成反馈信号。反馈信号可W被提供到第一锁存器，第一锁存器反过来可W被配置为在 反馈信号被断言时忽略时钟信号。对于其它实施例的至少其中之一，第一锁存器包括：第一 OR口，其包括用于接收数据信号和时钟信号的输入端子，并且包括输出端子；第二OR口，其 包括用于接收反馈信号和时钟信号的输入端子，并且包括输出端子；第一NANDn，其包括 第一输入端子、第二输入端子、W及与第一节点禪合的输出端子，其中，第一输入端子与第 二OR口的输出端子禪合；W及第二NANDn，其包括与第一OR口的输出端子禪合的第一输 入端子、与第一节点禪合的第二输入端子、W及在第二节点处与第一NAND口的第二输入端 子禪合的输出端子。
[0015] 对于一些实施例，第二锁存器包括：第二ORn，其包括用于接收时钟信号和输出 信号的输入端子，并且包括输出端子；W及第=NANDn，其包括与第一节点禪合的第一输 入端子、与第二OR口的输出端子禪合的第二输入端子、W及用于提供输出信号的互补信号 的输出端子。
【附图说明】
[0016] 本实施例通过示例的方式被示出并且并不是要受到附图的图片的限制，其中：
[0017] 图1是常规触发器电路的电路图；
[0018] 图2A是根据一些实施例的触发器电路的框图；
[0019] 图2B是图2A的触发器电路的一个实施例的电路图；
[0020] 图3A是根据其它实施例的触发器电路的框图；
[0021] 图3B是图3A的触发器电路的一个实施例的电路图；
[0022] 图3C是图3A的触发器电路的另一个实施例的电路图；并且
[0023] 图3D是图3A的触发器电路的又一个实施例的电路图。
[0024] 相似的附图标记指代整个附图中的对应的部分。
【具体实施方式】
[00巧]仅为简单起见，下文在数据类型的触发器电路的背景下讨论本实施例。应理解本 实施例同样适用于其它类型的触发器电路（例如，置位复位（SR)触发器和JK触发器）。在 W下描述中，阐述了诸如具体部件、电路、W及过程的示例等许多具体细节W提供对本公开 内容的透彻理解。同样，在W下描述中并且出于解释的目的，阐述了具体术语W提供对本实 施例的透彻理解。然而，对本领域的技术人员显而易见的是，可W无需运些具体细节来实现 本实施例。在其它实例中，W框图形式示出了公知的电路和设备W避免使本公开内容难W 理解。如本文所使用的术语"禪合"指直接连接或通过一个或多个中间部件或电路连接。在 本文所描述的各种总线上提供的信号中的任何信号可W与其它信号时间复用并且被提供 在一个或多个公共总线上。此外，电路元件或软件块之间的互连可W被示为总线或单个信 号线。总线中的每个总线可W替代地为单个信号线，并且单个信号线中的每个信号线可W 替代地为总线，并且单个线或总线可W表示用于部